Đang tải... (xem toàn văn)
Bài viết trình bày cách thức thực hiện phương pháp điều khiển dự báo (MPC) cho động cơ không đồng bộ ba pha cấp nguồn bởi biến tần ba mức trên nền tảng FPGA kết hợp với mô hình HIL. Phương pháp FCS-MPC với những ưu điểm nổi bật khi kết hợp với NLDM trở thành một hướng nghiên cứu ngày càng được quan tâm.
ISSN: 1859-2171 e-ISSN: 2615-9562 TNU Journal of Science and Technology 204(11): 155 - 161 ĐIỀU KHIỂN DỰ BÁO CHO ĐỘNG CƠ KHÔNG ĐỒNG BỘ BA PHA CẤP NGUỒN BỞI NGHỊCH LƯU BA MỨC SỬ DỤNG MƠ HÌNH HIL-FPGA Mai Văn Chung1,2*, Phạm Thị Kim Huệ1, Đỗ Tuấn Anh2, Nguyễn Văn Liễn2 Trường Đại học Hùng Vương, Trường Đại học Bách khoa Hà Nội TĨM TẮT Bài báo trình bày cách thức thực phương pháp điều khiển dự báo (MPC) cho động không đồng ba pha cấp nguồn biến tần ba mức tảng FPGA kết hợp với mơ hình HIL Phương pháp FCS-MPC với ưu điểm bật kết hợp với NLDM trở thành hướng nghiên cứu ngày quan tâm Cùng với đó, FPGA đề xuất giải pháp hiệu để giải vấn đề: khối lượng tính tốn nặng thời gian ngắn MPC số lượng lớn van bán dẫn cần điều khiển NLDM Động BBD mô tả HIL đối tượng thực với độ tin cậy cao theo tiêu chuẩn Typhoon, từ đem đến cách tiếp cận mới, dễ triển khai thử nghiệm toán điện tử công suất Kết thử nghiệm phương pháp MPC môi trường HIL-FPGA chứng minh ưu điểm phương pháp Từ khóa: Nghịch lưu đa mức; Điều khiển dự báo (MPC); Nghịch lưu đa mức cầu H nối tầng (CHB); FPGA; Động dị (IM); HIL Ngày nhận bài: 18/7/2019; Ngày hoàn thiện: 18/8/2019; Ngày đăng: 19/8/2019 HIL CO-SIMULATION OF MODEL PREDICTIVE CONTROL UTILIZING FPGA FOR ASYNCHRONOUS MOTOR FED BY THREE LEVEL INVERTER Mai Van Chung1,2*, Pham Thi Kim Hue1, Do Tuan Anh2, Nguyen Van Lien Hung Vuong University, Hanoi University of Sience and Tecnology ABSTRACT This paper presents a method to implement Model Predictive Control (MPC) for asynchronous motor fed by 3- level converter H-Bridges, based on FPGA platform and HIL co-simulation A combination of FCS-MPC (Finite control set MPC) and multi-level converters which brings a variety of advantages has become a tendency of power electronics research Besides, FPGA is proposed as an effective solution to solve the problems: the heavy computational volume in a very short time of MPC and the large number of semiconductor valves that needs to be controlled of the multi-level converters Asynchronous motor and the converter are emulated on HIL in real-time with high reliability according to Typhoon standards Therefore, providing a new approach, easy to test and experiment for power electronics systems The result of implementing MPC method in HIL- FPGA environment have proved the advantages of this method Keywords: Multilevel converter, Model Predictive Control (MPC), Cascaded H-bridge (CHB), FPGA, Asynchronous motor, Hardware in the loop (HIL) Received: 18/7/2019; Revised: 18/8/2019; Published: 19/8/2019 * Corresponding author Email: Maichung@hvu.edu.vn http://jst.tnu.edu.vn; Email: jst@tnu.edu.vn 155 Tạp chí KHOA HỌC & CÔNG NGHỆ ĐHTN NLDM biến đổi với nhiều ưu bật: vận hành với điện áp cao, tạo điện áp hình sin từ bước điện áp nhỏ hơn, giảm điện áp đặt lên van bán dẫn sử dụng rộng rãi dải công suất vừa cao hay việc tận dụng nguồn lượng tái tạo [1] Tuy nhiên số mức tăng lên, thiết kế điều khiển biến đổi trở nên phức tạp số lượng van bán dẫn cần điều khiển lớn [2] Điều khiển dự báo FCS-MPC chiến lược điều khiển lĩnh vực điện tử công suất đề xuất năm gần với nhiều lợi thế: tác động nhanh, có tính linh hoạt cao việc kết hợp mục tiêu hàm đánh giá, làm việc trực tiếp với hệ phi tuyến loại bỏ khâu điều chế điện áp lựa chọn trực tiếp vector điện áp để thực [3] Đây ứng dụng áp dụng thành cơng việc điều khiển dòng điện biến tần ba pha [4], điều khiển công suất chỉnh lưu Tuy nhiên, phương pháp số nhược điểm tần số chuyển mạch biến thiên, nhấp nhô momen chế độ xác lập đề cập [5] thuật toán cải tiến u cầu khối lượng tính tốn lớn thời gian ngắn FCS-MPC đem đến thách thức cho thiết bị xử lý số Bài báo đề xuất sử dụng FPGA để giải hai vấn đề: số lượng chân PWM lớn cấp xung điều khiển tới van u cầu khối lượng tính tốn nặng thời gian ngắn FCS-MPC Khác với vi điều khiển DSP thông thường, FPGA bao gồm số lượng lớn phần tử logic lập trình I/O, cho phép người dùng tái cấu trúc cách linh hoạt tùy vào mục đích sử dụng [6] Nhờ đó, FPGA đáp 156 Nội dung 2.1 Bộ biến đổi đa mức cầu H nối tầng Hình mơ tả cấu trúc BBD ba pha ba mức cầu H nối tầng cấu thành từ cầu H pha S1 S3 S2 S4 vdc Giới thiệu ứng mặt yêu cầu số lượng chân PWM cho việc điều khiển số lượng van bán dẫn tăng cao tăng số mức BBD Một ưu điểm trội khác FPGA tốc độ tính tốn nhanh nhờ khả thực phép tính song song q trình song song [6] Hardware-in-the-loop (HIL) bước quan trọng để triển khai từ lý thuyết, mô đến thực tế nhà nghiên cứu giới quan tâm HIL mô tả đối tượng thực tế cần điều khiển với độ xác độ tin cậy cao theo tiêu chuẩn tập đoàn lớn giới Điều giúp nhà nghiên cứu dễ dàng kiểm chứng tính xác đắn thuật toán triển khai thực tế tồn nhiều khó khăn Bài báo đề xuất kết hợp HIL-FPGA để kiếm chứng thuật toán FCS-MPC Va S1 S3 Vb vdc Danh mục từ viết tắt BBD Bộ biến đổi NLDM Nghịch lưu đa mức HIL Hardware in the loop ĐCKDB Động không đồng FPGA Field programmable gate array 204(11): 155 - 161 S2 S4 S1 S3 S2 S4 Vc ZA ZB Z ZC VZN vdc Mai Văn Chung Đtg N Hình Sơ đồ cấu trúc BBĐ ba mức nối tầng cầu H Cấu trúc cầu H nối tầng NLDM sử dụng phổ biến nhờ tính modun hóa cao, yêu cầu nguồn chiều độc lập, biến đổi phù hợp để kết nối pin lượng mặt trời vào lưới điện [4] Bằng cách đóng mở cặp van (S1, S2) (S3, S4) điện áp đầu cầu H nghịch lưu pha nhận giá trị +Vdc, 0, -Vdc http://jst.tnu.edu.vn; Email: jst@tnu.edu.vn Tạp chí KHOA HỌC & CÔNG NGHỆ ĐHTN tương ứng với mức điện áp 1, 0, -1 Từ mức điện áp pha, xây dựng không gian 19 vector điện áp cho nghịch lưu ba mức hệ tọa độ αβ [1] hình (0,1,-1) V10 (-1,1,1) V13 (0,1,1) (-1,0,0) V4 (1,1,0) (0,0,-1) V2 (1,0,-1) V8 (0,-1,-1) (1,0,0) V1 (0,0,0) V0 c Biến tần mức cầu H nối tầng (1,-1,-1) V7 (1,-1,0) V18 (0,-1,1) V16 + w(k) (1,-1,1) V17 2.2 Mơ hình hóa ĐCKDB pha Các phương trình điện động [3] với thơng số trình bày Bảng Ψs Ls i s d d Ψs ;0 i r Rr Ψr dt dt Lm i r ; Ψ r Lr i r Lm i s j .Ψr (1) Từ (1) thực biến đổi thu phương trình vi phân từ thơng dòng điện stator trục hệ trục tọa độ αβ: Ψr Tr dΨr dt Lmi s di L s R dt is kr (2) j vs r r Sai phân hóa phương trình (2) theo phương pháp xấp xỉ Euler lùi : dx x tk 1 x tk dt Ts (3) phương trình dự báo: Ψr (k 1) Lr Ψr (k ) Lr Ts Rr Lm r i s (k 1) Ts is (k ) (4) Ts i s (k ) (5) Ts 1 kr R r j (k ) Ψ r (k ) v s (k ) Phương pháp FCS- MPC sử dụng để dự báo dòng điện nên hàm mục tiêu có dạng: * * (6) J i s (k ) i s (k 2) i s (k ) i s (k 1) 2 2 Bộ điều isq* khiển tốc độ dq Rw Ψrd(k)* + Hình Khơng gian vector BBD ba mức i s Rs ic ib http://jst.tnu.edu.vn; Email: jst@tnu.edu.vn αβ Sa, Sb, Sc w*(k) vs ĐCDB a N abc (1,0,1) (0,-1,0) V6 (-1,-1,1) V15 b ia (-1,-1,0) (0,0,1) V5 (-1,0,1) V14 2.3 Nguyên lý điều khiển FCS-MPC cho ĐCKDB pha cấp nguồn BBD ba mức (1,1,-1) V9 vdc (-1,0,-1) (0,1,0) V3 (-1,1,0) V12 Trong đó: * i s (k ) : giá trị dòng điện đặt thời điểm thứ k i s (k 2), i s (k 1) : giá trị dòng điện dự báo thời điểm thứ (k+1) (k+2) tương ứng vdc (-1,1,-1) V11 204(11): 155 - 161 vdc Mai Văn Chung Đtg Ψrd(k) Bộ điều khiển từ thông isd* iαβ(k)* IE Hàm mục tiêu iαβ(k) αβ θs iαβ(k+2) Dự đốn dòng αβ k+2 w(k) FCS- MPC Ψr_αβ (k) Mơ hình từ thơng iαβ(k) w(k) Hình Cấu trúc điều khiển FCS-MPC cho ĐCKDB Cấu trúc điều khiển dự báo cho ĐCKDB pha bao gồm: - Mạch vòng ngồi gồm điều khiển tốc độ điều khiển từ thơng đưa tín đặt dòng điện isd* isq* Góc điện s tính tốn từ mơ hình từ thơng, đưa vào khâu chuyển tọa độ dq sang αβ để có giá trị đặt hệ trục αβ - Mạch vòng thực dự báo dòng điện trục αβ tối ưu hàm mục tiêu Từ thông rotor ψr(k), tốc độ ω(k), dòng điện is(k) vector điện áp vs(k) đưa vào mơ hình dự báo để ước lượng giá trị dòng điện is thời điểm k+1, k+2 theo công thức Mỗi vector điện áp khơng gian vector biểu diễn hình 2, xác định giá trị dòng điện is dự báo Việc lựa chọn 19 vector cho tối ưu hàm mục tiêu thể bảng Thực thuật toán FCS-MPC FPGA 3.1 Tổng quan thiết kế Thuật toán FCS-MPC chia thành khối chức thực tính tốn Mỗi khối chức 157 Mai Văn Chung Đtg Tạp chí KHOA HỌC & CÔNG NGHỆ ĐHTN lập trình thành mạch phần cứng (Intellectual property-core) sử dụng ngơn ngữ VHDL Thiết kế FPGA đảm bảo mạch phần cứng có khả nhập tham số đầu vào, cân tốc độ tính tốn tài nguyên phần cứng FPGA Bảng Sơ đồ tính toán hàm mục tiêu Đo is (k ), w(k ), vdc (k ) Tính is* (k ) từ isq* (k ), isd* (k ) for i = 1:19 Tính is (k 1) theo (5) Tính is (k 2) theo (5) Tính J (k ) end Tìm vector điện áp để J đạt giá trị Mạch phần cứng FPGA có khả nhập tham số: sử dụng generic VHDL, giúp người dùng khai báo thông số linh hoạt, mềm dẻo tái sử dụng mạch tùy vào mục đích người dùng Ví dụ thay đổi động đồng nghĩa với nhập thông số vào mạch phần cứng lập trình Tối ưu tốc độ tính tốn: tổng thời gian tính tốn chu kỳ điều khiển phải nhỏ thời gian trích mẫu Các mạch phần cứng lập trình sử dụng chung tín hiệu clk để đồng hoạt động hệ thống dễ dàng xác định thời gian tính tốn mạch phần cứng Với mục đích cân tốc độ tính tốn tài nguyên, yêu cầu có kết hợp linh hoạt trình thực song song Kiến trúc đường ống (Pipelined structure): q trình tính toán ứng dụng kiến trúc pipeline với nhiều ưu điểm: tăng tần số hoạt động tăng hiệu suất tính tốn mạch phần cứng FPGA thực song song số thực 3.2 Thiết kế FCS-MPC sử dụng VHDL Hình trình bày hoạt động cần phải thực thuật toán FCS-MPC tương ứng với bước thuật tốn nêu phần Có bước cần phải thực vòng 158 204(11): 155 - 161 điều khiển FCS-MPC tương ứng với mạch phần cứng phải lập trình Mạch thứ ADC_read, mạch abc_to_αβ, mạch Dq_to_αβ, mạch Is_toFlux, mạch Pre_model, mạch J_calc, mạch Find_minJ, mạch αβ_to_dq, mạch Flux_model Các mạch nhập tham số tính từ thơng số động Mạch ADC_read, mạch abc_to_αβ, mạch Dq_to_αβ thực Do mạch Pre_model cần liệu từ hai mạch mạch mạch nên hai mạch phải thực song song Tính dòng điện đặt từ BDK tốc độ(Rw) 1.Đọc ADC-MCP3208 (Chuẩn SPI) ADC_read Vòng điều khiển FCS-MPC Biến đổi dòng i abc sang hệ αβ abc_to_αβ Biến đổi dòng đặt i*dq thành iαβ Tính từ thơng rotor hệ αβ Biến đổi dòng iαβ thành idq Dq_to_αβ Is_toFlux αβ_to_dq Mơ hình dự báo dòng điện thời điểm [k+1],[k+2] Pre_model Mơ hình từ thơng rotor Tính hàm tối ưu (cost function) J_calc Flux_model Tìm Vector điện áp làm hàm tối ưu đạt giá trị nhỏ Find_minJ Phát xung điều khiển đến Van bán dẫn Hình Trình tự thực tính tốn FPGA Nếu mạch thực tính tốn xong mạch tính tốn thời điểm mạch tính tốn xong, mạch cho phép nhận liệu đầu vào Điều tránh việc va chạm liệu khiến kết tính tốn sai Mạch 5, mạch mạch tiếp tục thực Mạch thực song song với mạch mạch 8, mạch thực Nhìn tổng quan, mạch thực song song hay nối tiếp với mơ hình chung tạo nhánh http://jst.tnu.edu.vn; Email: jst@tnu.edu.vn Mai Văn Chung Đtg Tạp chí KHOA HỌC & CÔNG NGHỆ ĐHTN liệu thực song song, nhánh bao gồm mạch thực Đây điểm mạnh FPGA so với vi điều khiển hay DSP thơng thường Để tạo hoạt động hay song song mạch, mạch thiết kế gồm hai tín hiệu động bộ: Init Done Khi có tín hiệu Init, mạch hoạt động, tính tốn xong mạch phát tín hiệu Done Tín hiệu Done mạch nối với tín hiệu Init mạch để tạo hoạt động mạch Mạch 3, mạch mạch hoạt động song song nên tín hiệu Done mạch nối với tín hiệu Init reset init clk isαβ(k) Ψrαβ(k) vαβ(k) w(k) Pre_model reset Don Done Init Init e J_calc clk isαβ(k) Ψrαβ(k) isαβ(k+1) vαβ(k) w(k) reset Init isαβ(k+1) Done clk J1 J2 4.1 Thời gian tính tốn FPGA cho vòng điều khiển FCS-MPC Sử dụng ILA-core FPGA theo dõi q trình tính tốn thơng qua phần mềm Questasim Mạch IC (bước thực hiện) nclk n1 n2 ADC_read αβ_to_dq dq_to_αβ n3 n4 Is_toFlux n8 αβ_to_dq n5 n6 Pre_model J_cal Find_minJ Flux_model n9 n7 Chu kỳ clk (s) Hình Thời gian tính tốn mạch FPGA Find_minJ reset Done Init T J1 J2 Tùy vào mục đích để cân tốc độ tính tốn tài ngun sử dụng FPGA nclk nadc f sys nclk n1 f sys 4,6us Index_volt J_min isαβ(k+2) i*sαβ(k) 204(11): 155 - 161 J19 J19 COMPUTER OSCILLOSCOPE i*sαβ(k) HIL Hình Thiết kế mạch 5, mạch mạch chạy mạch 3, mạch mạch Như mạch hoạt động lần môt chu kỳ trích mẫu, điều giúp tránh lan truyền liệu sai giảm công suất tiêu thụ FPGA Kết Mơ hình thời gian thực HIL 402 Typhoon có khả mơ tả đối tượng gần với thực tế Việc ghép nối HIL 402 kit FPGA ZyBo Z7-20 Hình Bảng Thông số ĐCKDB thử nghiệm Thông số Công suất định mức Tốc độ định mức Dc-link Vdc Hỗ cảm Lm Điện cảm Ls, Lr Momen định mức Mdm Chu kì trích mẫu Ts Điện trở Rs, Rr Giá trị 2,2 2880 700 364,2 427,2 7,3 50 1,99 Đơn vị kW Vòng/phút V mH mH N.m µs Ω http://jst.tnu.edu.vn; Email: jst@tnu.edu.vn FPGA Hình Mơ hình ghép nối HIL-FPGA thực tế Bảng Tài nguyên sử dụng Zybo Z7-20 Resource FF LUT I/O BRAM DSP48 BUFG MMCM Estimation 14970 11167 15 30.50 46 Available 106400 53200 125 140 220 32 Utilization % 14.07 20.99 12.00 21.79 20.91 9.38 25.00 4.2 Đáp ứng hệ thống Hình mơ tả ghép nối HIL-FPGA thực tế phòng thí nghiệm Các trạng thái phần mềm “Typhoon HIL control center” hiển thị liệu biến lưu trữ dạng tệp đuôi “.mat” Sử dụng phần mềm Matlab vẽ lại đồ thị biến Các trường hợp chạy thử nghiệm: 159 Mai Văn Chung Đtg Tạp chí KHOA HỌC & CÔNG NGHỆ ĐHTN - Trường hợp 1: Tại t=0.05(s), ω*=ωdm, mL=0 Tại t=0.5(s), ω*=ωdm, mL=0,5Mdm Tại t=0.75(s), ω*=ωdm, mL=Mdm Tại t=1.55(s), ω*= - ωdm, mL=Mdm Tại t=4.35(s), ω*= 0, mL=Mdm - Trường hợp2: Đặt tốc độ định mức đưa tải định mức vào thời điểm Các kết thu được trình bày hình Trường hợp 1: 204(11): 155 - 161 Tốc độ quay động bám sát tốc độ đặt đảo chiều có thay đổi tải dạng xung Mô men đập mạch 12% Tốc độ dao động quanh giá trị Trường hợp (Hình 9): Hình Đáp ứng Momen trường hợp với tỷ lệ 1V~1Nm Thời gian đáp ứng Momen động nhanh sau 0.003(s) có Momen đặt minh họa Hình 10 Hình Tốc độ, momen, dòng điện, điện áp dây động trường hợp vdc Vdc c vdc b ĐCDB a N Typhoon HIL 402 vdc Biến tần mức cầu H nối tầng IE ia i b ic w Vdc Xung điều khiển w*(k) + w(k) Bộ điều isq* khiển tốc độ dq Rw Ψrd(k)* + Ψrd(k) Bộ điều khiển từ thông isd* iαβ(k)* αβ θs Tín hiệu đo Hàm mục tiêu abc αβ iαβ(k) iαβ(k+2) Dự đốn dòng αβ k+2 w(k) Vdc(k) ZYBO-Z7 FCS- MPC Ψr_αβ (k) Mơ hình từ thơng iαβ(k) w(k) Hình 10 Mơ hình ghép nối FPGA – HIL 402 160 http://jst.tnu.edu.vn; Email: jst@tnu.edu.vn Mai Văn Chung Đtg Tạp chí KHOA HỌC & CƠNG NGHỆ ĐHTN Kết luận Bài báo áp dụng cách thiết kế mạch vòng điều khiển ĐCKDB FPGA kiểm chứng FCS-MPC kết hợp FPGA-HIL 402 Cách thức triển khai thuật toán FPGA trình bày báo đạt kết khả quan mặt hiệu suất tính tốn tài nguyên sử dụng Hơn nữa, cách tiếp cận áp dụng cho tốn điều khiển u cầu thời gian tính tốn nhanh cần sử dụng FPGA lĩnh vực điện tử công suất truyền động điện Mơ hình thời gian thực HIL-FPGA kết nối đơn giản, trực quan quan trọng giúp nhà nghiên cứu dễ dàng phát triển phương pháp điều khiển, rút ngắn thời gian nghiên cứu Kết thử nghiệm khẳng định điểm mạnh phương pháp FSC-MPC tính thực tế việc triển khai hệ thống Lời cám ơn Bài báo cảm ơn đề tài trọng điểm cấp trường, Trường đại học Hùng Vương http://jst.tnu.edu.vn; Email: jst@tnu.edu.vn 204(11): 155 - 161 TÀI LIỆU THAM KHẢO [1] Gupta, A K., & Khambadkone, A M “A Space Vector PWM Scheme for Multilevel Inverters Based on Two-Level Space Vector PWM”, IEEE Transactions on Industrial Electronics, Vol 53 , Issue 5, pp 1631-1639, Oct 2006 [2] Petros Karamanakos, Tobias Geyer, Nikolaos Oikonomou, Frederick D Kieferndorf, Stefanos Manias “Direct Model Predictive Control: A review of strategies that achieve long prediction intervals of power electronics” IEEE Industrial Electronics Magazine, Vol 8, Issue: 1, pp 32-43, March 2014 [3] Tobias Geyer, “Model Predictive Control of High Power Converters and Industrial Drives” Wiley, ISBN: 978-1-119-01090-6, November 2016 [4] N Celanovic and D Boroyevich, “A fast space-vector modulation algorithm for multilevel three-phase converter”, IEEE Trans Ind Appl., Vol 37, No 2, pp 637–641, Mar 2001 [5] Yongchang Zhang, Bo Xia, Haitao Yang, Jose Rodriguez “Overview of Model Predictive Control for Induction motor drives”, Chinese Journal Of Electrical Engineering, Vol 02, No 1, pp 63-70, June 2016 [6] Monmasson E., & Cirstea M N., “FPGA Design Methodology for Industrial Control Systems—A Review”, Journal IEEE Transactions on Industrial Electronics, Vol 54, No 4, pp 1824-1842, August 2007 161 162 http://jst.tnu.edu.vn; Email: jst@tnu.edu.vn ... MPC Ψr_αβ (k) Mơ hình từ thơng iαβ(k) w(k) Hình Cấu trúc điều khiển FCS-MPC cho ĐCKDB Cấu trúc điều khiển dự báo cho ĐCKDB pha bao gồm: - Mạch vòng ngồi gồm điều khiển tốc độ điều khiển từ thông... tận dụng nguồn lượng tái tạo [1] Tuy nhiên số mức tăng lên, thiết kế điều khiển biến đổi trở nên phức tạp số lượng van bán dẫn cần điều khiển lớn [2] Điều khiển dự báo FCS-MPC chiến lược điều khiển. .. tài ngun sử dụng Hơn nữa, cách tiếp cận áp dụng cho tốn điều khiển u cầu thời gian tính tốn nhanh cần sử dụng FPGA lĩnh vực điện tử công suất truyền động điện Mơ hình thời gian thực HIL-FPGA