dce 2008 Topdown Design Verilog – part II Chater 4: Verilog ©2008, Pham Quoc Cuong Co omputer E Engineerin ng 20 009 Nội dung Mô hình hành vi Mô hình hành vi dựa phương trình boole Mô hình hành vii vòng òng Mô hình hành vi cho khối Giải thuật lặp lưu đồ máy trạng thái cho mô hình hành vi 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong Co omputer E Engineerin ng 20 009 Nội dung Mô hình hành vi Mô hình hành vi dựa phương trình boole Mô hình hành vii vòng òng Mô hình hành vi cho khối Giải thuật lặp lưu đồ máy trạng thái cho mô hình hành vi 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong Co omputer E Engineerin ng 20 009 Mô hình hành vi • Khái quát mô hình hành vi • Kiểu liệu cho mô hình hành vi • Các phép toán cho mô hình hành vi 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong Co omputer E Engineerin ng 20 009 Mô hình cấu trúc mô hình hành vi HDLs • Cấu trúc (Structural) cấu trúc phần cứng thật mạch  Mức trừu tượng thấp ấ • Các cổng (ví dụ and, or, not) • Cấu trúc phân cấp thông qua module  Tương tự lập trình hợp ngữ • Hành vi (Behavioral) hoạt động mạch t ê bit  Mức trừu tượng cao • Biểu diễn g biểu thức ((ví dụ ụ out = ((a & b)) | c)) • Không phải tất đặc tả hành vi tổng hợp  Không sử dụng: + - * / % > >= < > Dịch trái Dịch phải Dịch Logical Bit-wise Thu giảm AND Thu giảm OR Thu giảm NAND Thu giảm NOR Thu giảm XOR giảm XNOR Thu g > >= < False (0) B = 5’b01011 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong 10 Co omputer E Engineerin ng 20 009 Giải thuật lặp lưu đồ máy trạng cho mô hình hành vi • Mô hình hóa máy số giải thuật p lặp • Máy với tác vụ đa chu kỳ • Lập tài liệu thiết kế cho Function Task • Lưu đồ giải thuật máy trạng thái cho mô hình hành vi • Lưu đồ ASMD • Mô hình hành vi cho đếm đếm, ghi dịch tập ghi 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong 47 Co omputer E Engineerin ng 20 009 Mô hình hóa máy số giải thuật lặp • Cấu trúc lặp for (có thể tổng hợp) for (initial_statement; control_expression; index_statement) statement_for_expression; • Cấu trúc lặp repeat repeat (num_of_loop) statement_repeat_expression; • Cấu trúc lặp while while (condition_expression) statement_while_expression; p ; • Cấu trúc lặp forever forever statement_forever_expression; p ; 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong 48 Co omputer E Engineerin ng 20 009 Sở hữu trí tuệ, tái sử dụng tham số hóa mô hình • Mô hình có giá trị mở rộng cho nhiều ứng dụng  Sử dụng tham số ố cho độ rộng bus, chiều ề dài word… 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong 49 Co omputer E Engineerin ng 20 009 Sinh xung clock • Xung clock sử dụng testbench mạch đồng ụ g cấu trúc forever disable để tạo xung g clock • Sử dụng 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong 50 Co omputer E Engineerin ng 20 009 Khác forever always • always  Xây dựng hành vi đồng thời  Không thể lồng  Thực Th thi bắt đầu mô 4/13/2009 • forever  Là hoạt động tính toán sử dụng hành vi, không cần thực đồng thời với hành vi khác  Có thể ể lồng  Chỉ thực thi dòng lệnh đạt đến Chater 4: Verilog ©2008, Pham Quoc Cuong 51 Co omputer E Engineerin ng 20 009 Lập tài liệu cho thiết kế task function • Một module hữu dụng cho người khác đắn mô tả rõ ràng • Task function dạng chương trình giúp tăng tính rõ ràng mã nguồn  Task tạo cấu trúc phân cấp phát biểu thủ tục hành vi  Function thay cho biểu thức • Tính suốt chi tiết thực 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong 52 Co omputer E Engineerin ng 20 009 Tasks • • • • • • Được phát biểu module Chỉ tham khảo từ bên hành vi vòng hay hành vi lượt (single pass) Có thể tham khảo đến biế môi biến ôi ttrường bê bên Có thể gọi đệ quy Có thể chứa phát biểu: parameter, input, output, inout, reg, integer, real, time, realtime event Khi gọi task tham số thực truyền cho task theo thứ tự khai báo ngõ vào 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong 53 Co omputer E Engineerin ng 20 009 Functions • • • • • • Được phát biểu bên module Có thể tham khảo biểu thức có nghĩa – ví dụ vế phải biểu thức gán liên tục Được thực biểu thức trả giá trị thông qua tên function Không có phát biểu output hay inout Không chứa phát biểu điều khiển kiện (@), điều khiển thời gian (#) hay phát biểu wait Phải có ó hất ột input i t input i t đ truyền t ề vào th theo thứ tự t lú lúc kh khaii báo 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong 54 Co omputer E Engineerin ng 20 009 Lưu đồ giải thuật máy trạng thái cho mô hình hành vi • Lưu đồ giải thuật máy trạng thái (Algorithmic state machine – ASM – charts) trừu tượng hóa hành vi máy • Tương T ttự h dòng dò liệu (flowcharts) • Tập trung vào hoạt động ủ máy h nội ội d dung thành phần lưu trữ • ASM block State box Conditional output Desicion ASM block  State box  Conditional output box  Decision box 4/13/2009 Chater 4: Verilog ©2008, Pham Quoc Cuong 55 • Kết hợp lưu đồ ASM với đường liệu Data P1[7:0] P1[7:0] [ ] P1[7:0] P1