Đang tải... (xem toàn văn)
Tài liệu về Transistor hiệu ứng trường FET Phần 1.
CHƯƠNG 6: TRANSISTOR HIỆU ỨNG TRƯỜNG FET 6.1 Giới thiệu 6.2 Lý thuyết hoạt động JFET 6.3 Lý thuyết hoạt động MOSFET 6.4 Giải tích đồ thị phân cực 6.5 Giải tích tín hiệu lớn – Sự sái dạng 6.6 Giải tích tín hiệu nhỏ 6.7 Mở rộng Chương 6.1 Giới thiệu Transistor hiệu ứng trường (Field Effect Transistor – FET): JFET: Junction FET MOSFET: Metal-Oxid Semiconductor FET (Insulated-Gate – IGFET) Tính chất (Phân biệt với BJT) Nhạy với điện áp (voltage-sensitive) Trở kháng vào cao 6.2 Lý thuyết hoạt động JFET 6.2.1 Cấu tạo (n-channel JFET): Chương 6.2.2 Hoạt động: Giả sử S G nối đất; vDS > 0: ⇒ Dòng iD : D → S: Phụ thuộc vào vDS Điện trở kênh n (Rn-Channel) Dòng iChannel – Gate ≈ 0: Do Diode tạo tiếp xúc pn Channel-Gate phân cực nghịch (a) Khi vDS tăng: Vùng khuyết (depletion region – vùng gạch chéo) tăng → Rn-Channel tăng (b) vDS = Vpo (Điện áp nghẽn: pinch-off voltage): Hai vùng khuyết chạm nhau: iD = Ipo Chương (c) vDS > Vpo: Va = Vpo = const → iD = Ipo = const (d) vDS = BVDSS: Điện áp đánh thủng Đồ thị: Giả sử vDS = const; vGS thay đổi: vGS < 0: Tăng vùng khuyết → i) RChannel tăng → iD giảm ii) Vpo giảm vGS > 0: Giảm vùng khuyết → i) RChannel giảm → iD tăng ii) Vpo tăng Chương ⇒ “Voltage-Sensitive Device” Đồ thị: Lưu ý: n-JFET: Phân cực cho dòng IChannel-Gate (vGS ≤ vGS nhỏ > 0) 6.2.3 Đặc tuyến: Điện áp vDS điểm nghẽn: vDS-Pinch Off = Vp = Vpo + vGS Điện áp đánh thủng: BVDSX ≈ BVDSS + vGS Đặc tuyến VA vùng bão hòa (Giữa điện áp nghẽn đánh thủng: Vp < vDS < BVDSX) 3/ ⎡ 3v ⎛ vGS ⎞ ⎤ ⎟ ⎥ với vGS < iD = I po ⎢1 + GS + 2⎜ − ⎜ V ⎟ ⎥ ⎢ V po po ⎠ ⎝ ⎣ ⎦ Nhận xét: vGS = 0: iD = Ipo Chương VGS = - Vpo: iD = Trong vùng bão hòa: iD không phụ thuộc vDS nh hưởng nhiệt độ: 3/ 3/ ⎡ ⎛ vGS ⎞ ⎤ 3v ⎛T ⎞ ⎟ ⎥ iD = I ' po ⎜ ⎟ ⎢1 + GS + 2⎜ − ⎜ V ⎟ ⎥ V po ⎝T ⎠ ⎢ po ⎠ ⎝ ⎦ ⎣ đó: I’po = iD vGS = nhiệt độ T0 6.3 Lý thuyết hoạt động MOSFET 6.3.1 Cấu tạo (n-channel MOSFET): Nhận xét: Chương Ban đầu chưa có kênh dẫn D S (enhancement mode) Cực cổng Gate: Metal – Oxide – Semiconductor (MOS) 6.3.2 Hoạt động: Hoạt động loại tăng (enhancement mode): vGS > 0: Hình thành kênh dẫn cảm ứng: vGS > VTN : Điện áp ngưỡng ⇒ Tạo kênh dẫn n cảm ứng S D vGS tăng → Bề rộng điện dẫn (conductivity) kênh dẫn tăng Thay đổi vDS: Tương tự JFET: (a) Khi vDS tăng → Tăng vùng khuyết → Rn-Channel tăng: Vùng tuyến tính Chương (b) vDS = Vp = vGS - VTN: Điện áp nghẽn: Rn-Channel → ∞ (100 KΩ) Chương (c) vDS > Vp: iD ≈ const: Vùng bão hòa Đồ thị: Lưu ý: enhancement mode n-MOSFET: Phân cực vGS ≥ VTN Chương 6.3.3 Đặc tuyến: Điện áp vDS điểm ngheõn: vDS – Pinch Off = Vp = vGS – VTN = vGS + Vpo (Với Vpo = - VTN < 0) Đặc tuyến VA vùng tuyến tính (vDS < vGS - VTN = Vp): i DS = k n [2(vGS − VTN ) − v DS ] Đặc tuyến VA vùng bão hòa (vDS ≥ vGS - VTN = Vp): i DS Nhận xét: ⎛ v ⎞ = k n [vGS − VTN ] = I po ⎜1 + GS ⎟ với Ipo = knVTN2 vaø Vpo = - VTN ⎜ ⎟ ⎝ V po ⎠ n-JFET: vGS ≤ 0, Vpo > 0; Enhancement mode n-MOSFET: vGS > 0, Vpo < Đặc tuyến VA: JFET: Baäc 3/2 ≈ MOSFET: Baäc ⇒ Xem gần cho hai loại FET: i DS = k n [vGS nh hưởng nhiệt độ: 3/ ' ⎛ To ⎞ I po = I po ⎜ ⎟ ⎝T ⎠ Chương ⎛ v ⎞ − VTN ] = I po ⎜1 + GS ⎟ ⎟ ⎜ ⎝ V po ⎠ 10 6.4 Giải tích đồ thị phân cực 6.4.1 Phân cực JFET: DCLL: VDD = vDS + iD (Rd + Rs) Phương trình phân cực: vGS = - iD Rs (Xem iG ≈ 0) Nhận xét: Mạch tự phân cực (self-bias): Do vGS < tạo bời Rs Ví dụ: Thiết kế mạch với tónh điểm Q: VDSQ = 15V; IDQ = 3,5 mA Thay vaøo DCLL: Rd +Rs = (VDD – VDSQ) / IDQ = (30 – 15) / 3,5 = 4,3 KΩ Từ đặc tuyến VA: VGSQ = -1 V ⇒ Rs = - VDSQ / IDQ = 1V / 3,5 mA = 286 Ω ⇒ Rd ≈ KΩ Choïn Rs = 270 Ω Rd = 3,9 KΩ Chương 11 6.4.2 Phân cực MOSFET: Cổng phân cực thuận (forward-biased gate) sử dụng mạch phân cực (tương tự BJT): DCLL: VDD = vDS + iD (Rd + Rs) ⎛ R1 ⎞ Phương trình phân cực: vGS = ⎜ ⎜ R + R ⎟V DD − i D RS = VGG – iD Rs ⎟ ⎝ 2⎠ ⎛ R1 ⎞ đó: VGG = ⎜ ⎜ R + R ⎟V DD : Điện áp cung cấp cho cực cổng ⎟ ⎝ 2⎠ Rs: Cải thiện ổn định tónh điểm Q dòng DC hồi tiếp R3: Không có tác dụng DC, dùng để tăng trở kháng ngõ vào AC Bài toán: Xàc định mạch phân cực (VGG, Rs, Rd) để cực tiểu hóa thay đổi Q theo t0 Nhận xét: Chương 12 3/ ⎛ ⎞ ' ⎛ T0 ⎞ ⎜1 + vGS ⎟ Từ phương trình: i D = I po ⎜ ⎟ ⎝ T ⎠ ⎜ V po ⎟ ⎝ ⎠ di / i − 3/ i ⇒ Độ nhạy: S TD = D D = dT / T ⎛ V − RS i D ⎞ RS ⎟ + I 'po (To / T ) / ⎜1 + GG ⎜ ⎟V V po ⎝ ⎠ po Nhận xét: Rs ≠ làm giảm độ nhạy iD theo t0 → Cải thiện độ ổn định i Để cực tiểu S TD : ⇒ VGG = 2VGSQ + Vpo VGSQ + V po Rs = I DQ 6.5 Giải tích tín hiệu lớn – Sự sái dạng Chương 13 ...6.1 Giới thiệu Transistor hiệu ứng trường (Field Effect Transistor – FET) : JFET: Junction FET MOSFET: Metal-Oxid Semiconductor FET (Insulated-Gate – IGFET) Tính chất (Phân biệt... knVTN2 Vpo = - VTN ⎜ ⎟ ⎝ V po ⎠ n-JFET: vGS ≤ 0, Vpo > 0; Enhancement mode n-MOSFET: vGS > 0, Vpo < Đặc tuyến VA: JFET: Bậc 3/2 ≈ MOSFET: Bậc ⇒ Xem gần cho hai loaïi FET: i DS = k n [vGS Aûnh hưởng... Hình thành kênh dẫn cảm ứng: vGS > VTN : Điện áp ngưỡng ⇒ Tạo kênh dẫn n cảm ứng S D vGS tăng → Bề rộng điện dẫn (conductivity) kênh dẫn tăng Thay đổi vDS: Tương tự JFET: (a) Khi vDS tăng → Tăng