M CL C Trang tựa Quy t đ nh giao đ tài Lý l ch cá nhân L i cam đoan Cảm tạ Tóm tắt Abstract Mục lục Danh sách chữ vi t tắt Danh sách hình Danh sách bảng L i mở đ u Ch ng T NG QUAN V B L C PH N T 1.1 Tổng quan 1.2 Mục đích đ tài 1.3 Nhi m vụ đ tài gi i hạn đ tài 1.4 Phương pháp nghiên cứu 1.5 K hoạch thực hi n Ch ng C S Lụ THUYẾT 2.1 Cơ sở lý thuy t b lọc ph n t 2.1.1 Mơ hình Markov ẩn 2.1.2 c lượng đ quy Bayes 2.1.3 B lọc Kalman 2.1.4 B lọc ph n t 2.1.4.1 N n tảng toán học 2.1.4.2 Phương pháp Monte Carlo 2.1.4.3 Phương pháp l y mẫu quan trọng tu n tự 2.1.4.4 V n đ thối hóa mẫu 2.1.4.5 Lựa chọn tốt hàm mật đ quan trọng 2.1.4.6 Tái chọn mẫu 2.1.4.7 Thuật toán b lọc ph n t 2.2 Tiêu chuẩn Root-mean-square error (RMSE) 2.3 Gi i thi u công ngh FPGA vi TRANG i ii iii iv v vi ix xi xiii xiv 5 6 7 10 13 13 15 17 20 21 23 25 26 27 2.3.1 Công ngh CPLD 2.3.2 Công ngh FPGA 2.3.3 Ngôn ngữ mô tả ph n cứng VHDL 2.3.4 Quá trình cài đặt chương trình FPGA 2.4 Khảo sát Kit Virtex-II Pro gói cơng cụ Xilinx 2.4.1 Kit Virtex-II Pro xc2vp30 2.4.1.1 Tổng quan v kit Virtex-II Pro 2.4.1.2 FPGA kit Virtex-II Pro 2.4.1.3 C u hình nguồn cung c p 2.4.1.4 Các nguồn cung c p phân phối xung clock 2.4.1.5 Khối truy n nhận li u Multi-Gigabit 2.4.1.6 H thống RAM 2.4.1.7 H thống u khiển ACE Compact Flash 2.4.1.8 Giao ti p Fast Ethernet 2.4.1.9 Các cổng nối ti p 2.4.1.10 Cách dùng Led, Công tắc, nút nh n 2.4.1.11 Cổng k t nối mở r ng 2.4.1.12 XSGA Output 2.4.1.13 AC97 Audio CODEC 2.4.1.14 CPU Trace cổng Debug 2.4.1.15 Giao ti p chương trình cổng USB2 2.4.2 Gói cơng cụ Xilinx h trợ Matlab 2.4.2.1 Xilinx Accel DSP 10.1 2.4.2.2 Xilinx System Generator 10.1 Ch ng THIẾT KẾ VÀ MỌ PH NG B L C PH N T TRÊN KIT VIRTEX-II PRO XC2VP30-7FF896 3.1 Mơ hình khơng gian trạng thái 3.2 Thi t k b lọc ph n t kit Virtex-II Pro 3.2.1 Lưu đồ giải thuật b lọc ph n t 3.2.2 Thi t k b lọc ph n t c lượng h thống giả lập FPGA 3.2.2.1 Thi t k khối b lọc ph n t AccelDSP 10.1 3.2.2.2 Xây dựng mơ hình mô System Generator 10.1 3.2.2.3 Thực hi n mô trực ti p FPGA Virtex-II Pro 3.3 Mô b lọc ph n t c lượng trạng thái h thống giả lập Matlab FPGA vii 27 28 33 33 37 37 37 39 41 41 42 42 43 43 44 44 44 45 45 45 45 46 46 49 51 51 51 52 53 54 61 62 65 3.3.1 Giao di n 3.3.2 Giao di n thi t k b lọc ph n t c lượng trạng thái mô hình giả lập 3.3.3 Mơ hình giả lập 3.3.3.1 H thống khối b lọc ph n t c lượng trạng thái mơ hình giả lập 3.3.3.2 Mô b lọc ph n t Matlab FPGA mơ hình 3.3.4 Mơ hình giả lập 3.3.4.1 H thống khối b lọc ph n t c lượng trạng thái mơ hình giả lập 3.3.3.2 Mô b lọc ph n t Matlab FPGA mơ hình Ch ng KẾT LU N 4.1 Đánh giá k t 4.2 K t luận 4.3 Hư ng phát triển đ tài TÀI LI U THAM KH O PH L C viii 65 65 66 66 70 73 73 77 80 80 81 81 82 85 DANH SÁCH CÁC CH PF Particle filter HMM Hidden Markov Model PDF Probability density function EKF Extended Kalman filter UKF Unscented Kalman Filter SMC Sequential Monte Carlo RMS Root-mean-square RMSE Root-mean-square error MCMC Markov Chain Monte Carlo IS Importance Sampling SIS Sequential Importance Sampling SIR Sampling Importance Resampling CDF Cumulative Distribution Function FPGA Field Programable Gate Aray PLD Programable Logic Device PAL Programmable Array Logic CPLD Complex Programable Logic Device LAB Logic Array Block PIA Programmable Interconnect Array AIM Advance Interconnect Matrix VHDL VHSIC hardware description language HDL Hardware description language RTL Register transfer level FB Function Block ASIC Application-specific integrated circuit CLB Configurable Logic Block IOB Input/Output Block ix VIẾT T T LUT Look up table ACE Advanced Configuration Environment MAC Media Access Controller PLB Processor Local Bus OPB On-Chip Peripheral Bus RLT Register Transfer Level HDL Hardware description Language CAD Computer Aided Design MGT Multi-Gigabit Transceiver ACE Advanced Configuration Environment SATA Serial Advanced Technology Attachment SMA Sub-Miniature A x DANH SÁCH CÁC HÌNH HÌNH TRANG Hình 2.1: Các chuyển ti p trạng thái mơ hình Hidden Markov Hình 2.2: Ví dụ v l y mẫu dựa đại di n PDF 17 Hình 2.3: Ví dụ v thuật tốn Resampling 24 Hình 2.4: Sơ đồ khối CPLD 28 Hình 2.5: Mơ hình FPGA 29 Hình 2.6: CLBs Interconnects 30 Hình 2.7: C u trúc Logic Blocks 31 Hình 2.8: Các lọai FPGA 32 Hình 2.9: Qui trình thi t k chip dựa VHDL 34 Hình 2.10: H thống CAD tiêu biểu cho FPGAs 35 Hình 2.11: Kit Virtex II _ PRO 37 Hình 2.12: Sơ đồ khối k t nối kit 39 Hình 2.13: Các khối giao ti p ngồi VIRTEX-II PRO Platform FPGA 40 Hình 2.14: C a sổ cơng cụ tổng hợp AccelDSP 46 Hình 2.15: Các bư c thực hi n Flows AccelDSP 47 Hình 2.16: Chọn Flow mở mở dự án 49 Hình 2.17: Chọn c u hình ph n cứng kit Virtex-II Pro 49 Hình 3.1: Lưu đồ b lọc Particle 52 Hình 3.2: Tạo Flow cho h thống 53 Hình 3.3: Quy trình tạo khối IP Core khối “dexuathat1” 54 Hình 3.4: Tạo m t project m i 55 Hình 3.5: : Project dexuathat1 tạo AccelDSP 55 Hình 3.6: Đồ th mơ hình d u ch m đ ng 56 Hình 3.7: C a sổ Project Explorer phân tích mơ hình d u ch m đ ng 56 Hình 3.8: C a sổ Project Explorer tạo mơ hình d u ch m cố đ nh 57 Hình 3.9: So sánh đồ th mơ hình d u ch m đ ng d u ch m cố đ nh 58 Hình 3.10: C a sổ Project Explorer tạo mơ hình RLT 58 Hình 3.11: Các báo cáo tạo mơ hình RLT 59 Hình 3.12: Giao di n mơ HDL 60 Hình 3.13: Khối dexuathat1 Version Info 60 Hình 3.14: Thư vi n Simulink Matlab 61 Hình 3.15: Thi t k b lọc ph n t Xilinx System Generator 10.1 61 xi Hình 3.16: Khối Embedded Function Hình 3.17: System Generator token Hình 3.18: Khối Jtag Co-sim Hình 3.19: K t nối khối Jtag Co-sim v i mơ hình Hình 3.20: Cable Platform USB cho Xilinx JTAG hardware Co-simulation Hình 3.21: C u hình FPGA Jtag mơ b lọc ph n t Hình 3.22: Giao di n Hình 3.23: Giao di n c lượng trạng thái PF trạng thái thật Hình 3.24: H thống b lọc ph n t c lượng trạng thái giả lập mơ hình Hình 3.25: Thi t k khối khởi tạo hạt mô hình Hình 3.26: Thi t k khối đ xu t hạt mơ hình Hình 3.27: Thi t k khối cập nhật trọng lượng mơ hình Hình 3.28: Thi t k khối chuẩn hóa trọng lượng mơ hình Hình 3.29: Thi t k khối tái chọn mẫu mơ hình Hình 3.30: Thi t k khối tính giá tr c lượng thu mơ hình Hình 3.31: Mơ b lọc ph n t Matlab mơ hình Hình 3.32: Mơ b lọc ph n t FPGA mơ hình Hình 3.33: Mơ b lọc ph n t Matlab FPGA mơ hình Hình 3.34: H thống b lọc ph n t c lượng trạng thái giả lập mơ hình Hình 3.35: Thi t k khối khởi tạo hạt mơ hình Hình 3.36: Thi t k khối đ xu t hạt mơ hình Hình 3.37: Thi t k khối cập nhật lượng mơ hình Hình 3.38: Thi t k khối chuẩn hóa trọng lượng mơ hình Hình 3.39: Thi t k khối tái chọn mẫu mơ hình Hình 3.40: Thi t k khối tính giá tr c lượng thu mơ hình Hình 3.41: Mơ b lọc ph n t Matlab mơ hình Hình 3.42: Mơ b lọc ph n t FPGA mơ hình Hình 3.43: Mơ b lọc ph n t Matlab FPGA mơ hình xii 62 62 63 64 64 64 65 65 66 67 67 68 68 69 70 70 71 71 73 74 74 75 75 76 76 77 77 78 DANH SÁCH CÁC B NG B B B B B B B B B B B B B B NG TRANG ng 1.1: Đánh giá ch t lượng thuật tốn qua thơng số RMSE ng 1.2: So sánh nhi u phép đo ng 1.3: So sánh vận tốc khác ng 1.4: So sánh số hạt khác ng 1.5: K hoạch thực hi n đ tài ng 2.1: Các loại FPGA 40 ng 2.2: C u hình FPGA 47 ng 3.1: RMSE mơ hình số hạt thay đổi t 10 đ n 500 72 ng 3.2: RMSE mơ hình nhi u thay đổi t 0.1 đ n 72 ng 3.3: RMSE mơ hình số hạt thay đổi t 10 đ n 500 79 ng 3.4: RMS mơ hình nhi u thay đổi t 0.1 đ n 79 ng 4.1: RMSE mơ hình mơ hình số hạt thay đổi t 10 đ n 500 80 ng 4.2: RMSE mơ hình mơ hình nhi u thay đổi t 0.1 đ n 80 xiii L IM Đ U Ngày v i phát triển khoa học công ngh , vi c c lượng trạng thái m t h thống m t công đoạn r t quan trọng ứng dụng nhi u lĩnh vực giao thơng, qn sự, hình M t mục tiêu vi c c lượng trạng thái để “hiểu” chuyển đ ng đối tượng, “hiểu” thông tin v đối tượng gồm v trí khơng gian, vận tốc chuyển đ ng đặc trưng vật lí khác V i h trợ mạnh m cơng ngh máy tính vi c c lượng trạng thái trở nên d dàng B lọc ph n t m t kỹ thuật để giải quy t vi c c lượng trạng thái cho h thống phi n áp dụng r ng rãi lĩnh vực x lí tín hi u Yêu c u quan trọng nh t vi c c lượng trạng thái trạng thái c lượng b lọc phải đạt đ n đ xác cao v i sai số so v i trạng thái thật phải đạt nhỏ nh t, đồng th i để áp dụng vào nhi u lĩnh vực cu c sống phải có m t khả linh hoạt Hi n nhà khoa học th gi i, đư đưa nhi u b lọc áp dụng nhằm thỏa mãn yêu c u này, m t số b lọc ph n t B lọc ph n t dựa phân bố mật đ xác su t, s dụng phương trình dự đốn để dự đốn trạng thái đối tượng phương trình cập nhật để hi u ch nh lại dự đốn trư c v trạng thái đối tượng dựa tri thức thu thập t quan sát đối tượng Phương pháp dùng c lượng đ quy Bayes làm giải pháp lý thuy t, ý tưởng phương pháp mô Monte Carlo để x p x cho giải pháp lý thuy t Cũng phương pháp lọc phi n khác, b lọc ph n t tính x p x hàm mật đ hậu nghi m s dụng m t tập l n mẫu (các hạt) li u phát sinh t hàm phân phối tích phân Tại Vi t Nam, vi c s dụng b lọc ph n t để c lượng trạng thái tín hi u đư ti n hành nghiên cứu Bư c đ u thu m t số k t quan xiv trọng, nhiên k t đạt đa số ph n m m, ph n cứng ch đạt m t số k t Hiên đư xây dựng xong chương trình theo v t m t nhi u đối tượng, phát hi n đư ng giao thông h thống quan sát theo v t đối tượng Robot tự hành ch d ng lại mô ph n m m T k t đạt nhóm nghiên cứu trư c, đ tài thi t k b lọc ph n t c lượng trạng thái mơ hình giả lập nghiên cứu mô Matlab ph n cứng FPGA Virtex-II Pro XC2VP30-7ff896: + Mô ph n m m Matlab: B lọc ph n t thi t k để c lượng trạng thái theo v t h thống phi n ( hai h thống giả lập) có can thi p nhi u Gauss s dụng tiêu chuẩn RMSE để đánh giá ch t lượng b lọc ph n t + Mô thi t k b lọc ph n t ph n cứng FPGA Virtex-II Pro XC2VP30-7ff896: chuyển đổi ngôn ngữ M-file khối b lọc ph n t Matlab thành ngôn ngữ thi t k ph n cứng s dụng Xilinx AccelDSP 10.1, sau b lọc ph n t xây dựng, kiểm nghi m tổng hợp Xilinx System Generator 10.1 Thi t k thực hi n trực ti p FPGA Virtex-II Pro C u trúc n i dung báo cáo luận văn tốt nghi p gồm có bốn chương trình bày cụ thể sau: Chương 1: Tổng quan v b lọc ph n t Chương 2: Cơ sở lí thuy t Chương 3: Thi t k mô b XC2VP30-7FF896 Chương 4: K t luận xv lọc ph n t Kit Virtex-II Pro THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CƠNG NGH FPGA GVHD:PGS.TS LÊ TI N TH NG Để đánh giá trạng thái c lượng b lọc ph n t mơ hình thay đổi số hạt t 10 đ n 500, số vòng lặp 10, nhi u phép đo K t thể hiển bảng 3.1 Số hạt RMSE Matlab RMSE FPGA 10 0.1078 0.3318 100 0.095496 0.2302 200 0.084806 0.1498 500 0.079076 0.1237 Bảng 3.1: RMSE mơ hình số hạt thay đổi từ 10 đến 500 Bảng 3.1 ta th y số hạt tăng RMSE giảm trạng thái c lượng PF xác Trạng thái c lượng b lọc ph n t b ảnh hưởng nhi u thay đổi can thi p nhi u phép đo t 0.1 đ n 5, số hạt 10, số vòng lặp 10 Nhi u phép đo RMSE Matlab RMSE FPGA 0.1 0.0631 0.2547 0.1078 0.3318 0.1386 0.4212 0.1460 0.5203 Bảng 3.2: RMSE mơ hình nhiễu thay đổi từ 0.1 đến Bảng 3.2 cho th y tăng lượng nhi u phép đo RMSE tăng lên Đi u làm giảm hi u c lượng b lọc ph n t Trong mơ hình này, thông số RMSE b lọc ph n t Matlab th p FPGA Đi u chứng tỏ vi c thực hi n b lọc ph n t Matlab đạt hi u FPGA THI T K VÀ MÔ PH NG B L C TRÊN KIT VIRTEX-II PRO 72 TR N TH HOÀNG OANH THI T K B L C PH N T X GVHD:PGS.TS LÊ TI N TH LÝ TÍN HI U TRÊN N N CƠNG NGH FPGA NG 3.3.4 Mơ hình gi l p xk  0.914* xk 1  0.25* rand  wk 1 , wk 1 ฀ N (0, Q) (3.6) zk  0.334* xk  vk , vk ฀ N (0, R) (3.7) v i wk 1 vk nhi u Gauss 3.3.4.1 H thống khối b l c ph n t c l ng tr ng thái mơ hình gi l p Hình 3.34 Hệ thống lọc phần tử ước lượng trạng thái giả lập mơ hình * Khối kh i t o h t Trong khối hạt tạo theo phân phối xác su t: xpart(i) = x + sqrt(P) * randn; THI T K VÀ MÔ PH NG B L C TRÊN KIT VIRTEX-II PRO 73 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CÔNG NGH FPGA GVHD:PGS.TS LÊ TI N TH NG Hình 3.35 Thiết kế khối khởi tạo hạt mơ hình * Khối đ xu t h t Hình 3.36 Thiết kế khối đề xuất hạt mơ hình - Khối “dexuathat1s2” thực hi n chức năng: xpartminus(i) = 0.914 * xpart(i)+ 0.25*rand +Q1; ypart = 0.334*xpartminus(i); vhat = y - ypart; vhat1=vhat*vhat/(2*R); THI T K VÀ MÔ PH NG B L C TRÊN KIT VIRTEX-II PRO 74 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CƠNG NGH FPGA * Khối c p nh t tr ng l GVHD:PGS.TS LÊ TI N TH NG ng Hình 3.37 Thiết kế khối cập nhật lượng mơ hình - Khối “accel_exp_df, ham mu, kqexp” để tính hàm mũ: exp(-vhat1) - Khối “trongluong2s2” dùng để tính: (1 / sqrt(R) / sqrt(2*pi)) * exp(-vhat1) * Khối chuẩn hóa tr ng l ng Hình 3.38 Thiết kế khối chuẩn hóa trọng lượng mơ hình - Khối “chuanhoatrongso1” để tính: wsum = sum(w) - Khối “chuanhoatrongso” để tính: w(i) = w(i) / wsum * Khối tái ch n m u - Khối “tcm1” để tính: wtempsum(m)=wtempsum(m-1)+w(m); - Khối “tcm2” tính: u(j)=u(1)+(1/N)*(j-1); THI T K VÀ MÔ PH NG B L C TRÊN KIT VIRTEX-II PRO 75 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CÔNG NGH FPGA GVHD:PGS.TS LÊ TI N TH NG - Khối “tcm3” dùng so sánh: while u(j) > wtempsum(m) m=m+1; end xpart(j)=xpartminus(m); w(j)=1/N; m=m; Hình 3.39 Thiết kế khối tái chọn mẫu mơ hình * Khối xu t d li u ngõ Giá tr c lượng thu sau tính trung bình hạt: xhatPart=sum(xpart)/N; Hình 3.40 Thiết kế khối tính giá trị ước lượng thu mơ hình THI T K VÀ MÔ PH NG B L C TRÊN KIT VIRTEX-II PRO 76 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CƠNG NGH FPGA GVHD:PGS.TS LÊ TI N TH NG 3.3.4.2 Mô ph ng b l c ph n t Matlab FPGA mơ hình * Mơ ph ng b l c ph n t Matlab mơ hình (a) (b) Hình 3.41: Mơ lọc phần tử Matlab mơ hình (a) Số hạt 10, vòng lặp 10, phương sai nhiễu phép đo (b) Số hạt 100, vòng lặp 49, phương sai nhiễu phép đo Thông số RSME quan sát 0.021535 0.11606 cho th y sai khác trạng thái thật trạng thái c lượng tương đối nhỏ * Mô ph ng b l c ph n t FPGA mơ hình (a) (b) Hình 3.42: Mơ lọc phần tử FPGA mơ hình (a) Số hạt 10, vòng lặp 10, phương sai nhiễu phép đo (b) Số hạt 100, vòng lặp 49, phương sai nhiễu phép đo THI T K VÀ MÔ PH NG B L C TRÊN KIT VIRTEX-II PRO 77 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CƠNG NGH FPGA GVHD:PGS.TS LÊ TI N TH NG K t thi t k b lọc ph n t FPGA mơ hình thể hi n hình 3.42 Thông số RSME quan sát 0.029764 0.11265 cho th y sai khác trạng thái thật trạng thái c lượng nhỏ ch p nhận * Mô ph ng b l c ph n t Matlab FPGA mơ hình Hình 3.43: Mơ lọc phần tử Matlab FPGA mơ hình Tín hi u đưa vào hàm “rand” thay đổi Do đó, m t th i điểm quan sát hàm “rand” s có m t giá tr khác Vì vậy, quan sát hình 3.43 ta th y giá tr thật mô Matlab so v i giá tr thật mơ FPGA khác Do dẫn đ n giá tr c lượng b lọc ph n t Matlab FPGA khác Nhìn chung, dựa vào quan sát này, thơng số RMSE Matlab 0.021535 FPGA 0.029764 r t nhỏ Hi u c lượng b lọc ph n t bảo đảm đối v i ngõ vào hàm “rand” mô hình Trạng thái c lượng b lọc ph n t so v i trạng thái thật mơ hình thay đổi số hạt t 10 đ n 500, số vòng lặp 10, nhi u phép đo thể hi n bảng 3.3 THI T K VÀ MÔ PH NG B L C TRÊN KIT VIRTEX-II PRO 78 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CƠNG NGH FPGA GVHD:PGS.TS LÊ TI N TH Số hạt RMSE Matlab RMSE FPGA 10 0.0297 0.029764 100 0.0054 0.0120 200 0.0051 0.0093 500 0.0045 NG 0.0059 Bảng 3.3: RMSE mơ hình số hạt thay đổi từ 10 đến 500 Tương tự mơ hình 1, mơ hình quan sát bảng 3.3 ta th y tăng số hạt RMSE giảm Đi u cho th y trạng thái c lượng PF xác Ta xem xét trạng thái c lượng b lọc ph n t b ảnh hưởng nhi u phép đo t 0.1 đ n 5, số hạt 10 số vòng lặp 10 bảng 3.4 Nhi u phép đo RMSE Matlab RMSE FPGA 0.1 0.0122 0.028 0.0297 0.0297 0.0303 0.03466 0.0320 0.03652 Bảng 3.4: RMSE mô hình nhiễu thay đổi từ 0.1 đến Cũng giống mơ hình 1, quan sát bảng 3.4 cho th y tăng lượng nhi u phép đo RMSE giảm Đi u cho th y nhi u phép đo ảnh hưởng x u đ n ch t lượng vi c c lượng b lọc ph n t Tóm lại, qua k t mô cho ta th y b lọc ph n t thi t k thành công Matlab FPGA Virtex-II Pro Thông qua mơ hình 3.33 hình 3.43 cho th y b lọc ph n t thi t k xác hi u FPGA Virtex-II Pro THI T K VÀ MÔ PH NG B L C TRÊN KIT VIRTEX-II PRO 79 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CƠNG NGH FPGA CH GVHD:PGS.TS LÊ TI N TH NG NG KẾT LU N 4.1 Đánh giá k t qu Trong vi c thi công ph n m m mô Matlab ph n cứng FPGA Virtex-II Pro, học viên đư xây dựng m t chương trình b lọc ph n t c lượng trạng thái hai mơ hình giả lập đánh giá tiêu chuẩn RMSE thể hi n qua bảng 4.1 bảng 4.2 Trong bảng 4.1, quan sát trạng thái c lượng PF so v i trạng thái thật thay đổi số hạt t 10 đ n 500, số vòng lặp 10, nhi u phép đo Số hạt 10 100 200 500 RMSE mơ hình Matlab 0.1078 0.095496 0.084806 0.079076 RMSE mơ hình FPGA 0.3318 0.2302 0.1498 0.1237 RMSE mơ hình Matlab 0.0297 0.0054 0.0051 0.0045 Bảng 4.1: RMSE số hạt thay đổi từ 10 đến 500 RMSE mơ hình FPGA 0.029764 0.0120 0.0093 0.0059 Trong bảng 4.2, quan sát trạng thái c lượng PF so v i trạng thái thật thay đổi nhi u t 0.1 đ n 5, số hạt 100, số vòng lặp 10 Nhi u phép đo 0.1 RMSE mơ hình Matlab 0.0631 0.1078 0.1386 0.1460 RMSE mơ hình FPGA 0.2547 0.3318 0.4212 0.5203 RMSE mơ hình Matlab 0.0122 0.0297 0.0303 0.0320 Bảng 4.2: RMSE nhiễu thay đổi từ 0.1 đến RMSE mơ hình FPGA 0.028 0.0297 0.03466 0.03652 K t c lượng cho th y tăng số hạt l n k t c lượng xác; nhi u phép đo l n giảm hi u c lượng b lọc ph n t K T LU N 80 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CƠNG NGH FPGA GVHD:PGS.TS LÊ TI N TH NG 4.2 K t lu n Đ tài đư hoàn thành th i gian qui đ nh có báo g i h i ngh The Joint Conference 4S-2014/AVIC 2014 đư ch p nhận N i dung báo “Particle Filter Design in a case of System Assumption implemented on Matlab and XILINX VIRTEX-II-Pro based FPGA Hardware” Mục đích báo s dụng giải thuật SIR để thi t k b lọc ph n t Matlab FPGA Virtex-II Pro; s dụng tiêu chuẩn RMSE để đánh giá trạng thái c lượng b lọc ph n t K t thu t vi c mô Matlab FPGA Virtex-II Pro cho th y b ph n t c lượng trạng thái xác hi u h thống giả lập B lọc ph n t thi t k thành công Matlab FPGA Xilinx VirtexII Pro (XC2VP30-7ff896) Thông số RMSE th p cho th y trạng thái c lượng b lọc ph n t xác so v i trạng thái thật 4.3 H ng phát triển đ tƠi Ngày lĩnh vực công ngh đư phát triển vượt bậc, ch t lượng m i công ngh ngày nâng cao V i khả tích hợp vi mạch n t đư làm cho nhà thi t k d dàng triển khai ý tưởng FPGA Đó lý mà đ tài đặc bi t quan tâm đ n ch t lượng tính ứng dụng Để ti p tục nghiên cứu đ tài này, học viên thực hi n nhận th y có hư ng phát triển sau: - Cải ti n thuật toán b lọc ph n t để c lượng trạng thái m t h thống ứng dụng th i gian thực xác hơn, giảm sai số trạng thái thật so v i trạng thái c lượng - Xây dựng ứng dụng th i gian thực theo v t đối tượng thơng tin vơ n, x lí tín hi u vi n thơng ầ K T LU N 81 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CÔNG NGH FPGA GVHD:PGS.TS LÊ TI N TH NG TÀI LI U THAM KH O TIẾNG VI T Lê Hoài B c - Nguy n Phi Vũ, Lọc Particle dựa màu ứng dụng vào hệ thống theo dõi giao thơng, Tạp chí BCVT & CNTT kỳ 10/2007 Tr n Công Chi n, Xây dựng hệ thống quan sát theo vết đối tượng cho robot tự hành, Đại học Lạc Hồng, 2012 Nguy n Đình Phú, Giáo trình Kỹ Thuật PLD ASIC, Đại học Sư Phạm Kỹ Thuật TP.HCM, 2007 TIẾNG N C NGOÀI Dr Steven Kay, Practical statistical signal processing using matlab, ATI’s Practical Statistical Signal Processing Aku Sepänen, State Estimation in Process Tomography, University of Kuopio, Finland, Technical report 2005 Dieter Fox- Jeffrey Hightower- Lin Liao- Dirk Schulz- Gaetano Borriello, Bayesian Filters for Location Estimation, University of Washington, Dept of Computer Science & Engineering, Seattle, WA Intel Research Seattle, Seattle, WA, September 2003 Sankalita Saha- Neal K Bambha- Shuvra S Bhattacharyya, A parameterized design frame work for hardware implement of Particle Filters; In Proceedings of the International Conference on Acoustics, Speech, and Signal Processing; Las Vegas, Nevada, March 2008 http://en.wikipedia.org/wiki/Root-mean-square_deviation TÀI LI U THAM KH O 82 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CƠNG NGH FPGA GVHD:PGS.TS LÊ TI N TH NG Ristic- M.S Arulampalam and N Gordon, Beyond the Kalman Filter Particle Filters for Tracking Applications, Artech House, Boston, 2004 10 Chen Hongyan and Wang Lisheng, Software and Hardware Implementation of IIR Based on Matlab&Acceldsp, The 2nd International Conference on Computer Application and System Modeling, Shanghai, China, 2012 11.Thomas B Schön, Solving Nonlinear State Estimation Problems Using Particle Filters – An Engineering Perspective, Technical report from Automatic Control at Linköpings universitet, Norway, May 2010 12 Alfonso Rodríguez Medina, Hardware-Based Particle Filter with Evolutionary Resampling Stage, Master thesis, 3-2014, Universidad Politécnica de Madrid 13 M Ownby, W H Mahmoud, A design methodology for implementing DSP with Xilinx System Generator for Matlab, Tennessee Technological University, American, 2003 14 Fei Xing, Particle Filters for Nonlinear/Heavy-Tailed Model: Bootstrap Method, Mathematics Department., University of Tennessee, Knoxville, April 24, 2012 15 Rudolph van der Merwe- Arnaud Doucet- Nando de Dreitas- Eric Wan, The Unscented Particle Filter, Technical report, Cambrige University, 2000 16 Sanjeev Arulampalam- Simon Maskell- Neil Gordon- Tim Clapp, A Tutorial on Particle Filters for on-line Non-linear/Non-Gaussian Bayesian Tracking IEEE Transactions on Signal Processing, vol 50, pp 174-188, 2001 17 Brian D.O Anderson and John B Moore, Optimal Filtering, Prentice-Hall, New Jersey, 1979 TÀI LI U THAM KH O 83 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CÔNG NGH FPGA GVHD:PGS.TS LÊ TI N TH NG 18 www.Xilinx.com 19 www.mathworks.com 20 Greg Welch and Gary Bishop, An Introduction to the Kalman Filter,Technical Report University of North Carolina at Chapel Hill, Chapel Hill, NC, USA, 1995 21 M.D Petar- H.K Jayesh- Z Jianqui- H Yufei- G Tadesse- F.b.Monica, and M Joaquin, Particle Filtering, IEEE Signal Processing Magazine, September 2003 22 Fei Yan- William J Christmas- Josef Kittler, A Tennis Ball Tracking Algorithm for Automatic Annotation of Tennis Match, Proceedings of the British Machine Vision Conference 2005, Oxford, UK, September 2005 23 Peter Thorwartl, FPGAs for High Speed Digital Signal Processing, University of Campinas, Brazil, 2008 24 Zhanyu Ma, Non-Gaussian Statistical Models and Their Applications, School of Electrical Engineering, Stockholm, Sweedem, 2011 25 Eric Cigan- Narinder Lall, Integrating MATLAB Algorithms into FPGA Designs, AccelChip Inc and Xilinx Inc, 2005 26 N.J.Gordon- D.J.Salmond- A.F.M.Smith, Novel approach to nonlinear/nonGaussian Bayesian state estimation, IEE PROCEEDINGS-F, Vol.140, No.2, April, 1993 27 AccelDSP Synthesis Tool User Guide, Vol.UG634 (v11.4), www.Xilinx.com 28 Zhengjie WANG - Xiaoguang ZHAO - Xu QIAN, Unscented particle filter with systematic resampling localization algorithm based on RSS for mobile wireless sensor networks, Conference on Mobile Ad-hoc and Sensor Networks, 2012 TÀI LI U THAM KH O 84 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TệN HI U TRÊN N N CỌNG NGH FPGA GVHD:PGS.TS LÊ TI N TH NG PH L C Ph l c 1: Code ch STT Tên ch ng trình mơ ph ng h thống gi l p matlab ng trình Systemassumption1.m Systemassumption2.m Guibia.m Simulationmatlab.m Chức lƠm vi c B lọc Particle c lượng trang thái h thống giả lập B lọc Particle c lượng trang thái h thống giả lập Giao di n chương Ph l c 2: Code ch Giao di n b lọc Particle c lượng trạng thái h thống giả lập h thống giả lập ng trình mơ ph ng h thống gi l p Xilinx System Generator 10.1 STT Tên ch ng trình Pariclefilteringsystem1.mdl Pariclefilteringsystem2.mdl PH L C Chức lƠm vi c B lọc Particle c lượng trang thái h thống giả lập FPGA Virtex-II Pro B lọc Particle c lượng trang thái h thống giả lập FPGA Virtex-II Pro 85 TR N TH HOÀNG OANH S K L 0 ... (8.9 điểm) Đọc tìm hiểu lý thuy t v b lọc 02/2014 Báo cáo v i giáo viên ph n t 03/2014 hư ng dẫn Thi t k b lọc ph n t (Particle filtering) x lí tín hi u n n công ngh FPGA Tổng hợp lại n i dung... Bảng 1.5: Kế hoạch thực đề tài T NG QUAN V B L C PH N T TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CÔNG NGH FPGA CH C S GVHD:PGS.TS LÊ TI N TH NG NG LÝ THUYẾT 2.1 C s lý thuy... chức FPGA thực hi n chương trình vi t ngư i s dụng nhà sản xu t thi t b Hình 2.5: Mơ hình FPGA C S LÝ THUY T 29 TR N TH HOÀNG OANH THI T K B L C PH N T X LÝ TÍN HI U TRÊN N N CÔNG NGH FPGA GVHD:PGS.TS