1 LỜI CẢM ƠN. Trước tiên tôi xin chân thành cám ơn TS Hồ Khánh Lâm, đã luôn tạo điều kiện, hỗ trợ, hướng dẫn và tận tình chỉ bảo, góp ý và động viên tôi trong suốt thời gian làm luận văn tốt nghiệp này. Đặc biệt tôi xin gửi lời cám ơn sâu sắc tới các thầy giáo, cô giáo đã tham gia giảng dạy lớp Cao Học Điện Tử - Thông tin khóa 2, viện Đại học Mở Hà Nội, những người đã tận tình hướng d ẫn truyền đạt kiến thức là nền tảng cho tôi hoàn thành luận văn này. Sau cùng tôi xin dành lời cám ơn cho bạn bè tôi, nhưng người đã quan tâm, hỗ trợ và tạo điều kiện giúp đỡ tôi trong thời gian làm luận văn tốt nghiệp này. Hà Nội, tháng 10 năm 2011 Tác giả 2 MỤC LỤC LỜI CẢM ƠN. 1 MỞ ĐẦU 6 CHƯƠNG I 8 TỔNG QUAN VỀ VI XỬ LÝ ĐA LÕI VÀ TỔ CHỨC CACHE 8 1.1.Khái niệm về vi xử lý đa lõi 8 1.1.1.Chip vi xử lý đơn lõi truyền thống 8 1.1.2.Đa xử lý CMP(Chip Multi Processor) 10 1.1.3.Tính toán song song HMT 12 1.1.4.Vi xử lý đa lõi (Multicore) 16 1.1.5.Các ứng dụng của Multicore 19 1.2. B ộ nhớ trong vi xử lý đa lõi 21 1.2.1.Tổ chức bộ nhớ của vi xử lý đa lõi 21 1.2.2. Nguyên tắc và cách tổ chức Cache trong vi xử lý 23 1.2.3.Đảm bảo sự thống nhất nội dung của cache (cache coherence) 25 1.3. Một số kiến trúc vi xử lý đa lõi 29 1.3.1.Vi xử lý Dual core của AMD 29 1.3.2. UltraSPARC T1 30 1.3.3.UltraSPARC T2 31 1.3.4.Intel core 2 i7 (Nehalem) 31 CHƯƠNG II 33 MÔ HÌNH HÓA VI XỬ LÝ ĐA LÕI 33 2.1.Mạng xếp hàng đóng nhiều lớp công việc 33 2.1.1. Mô hình xếp hàng 33 2.1.3.Vi xử lý và công việc trong hệ thống. 37 2.2.Mạng có nghiệm dạng tích xác suất (PFQN) 38 2.2.1.Mạng PFQN Jackson 39 3 2.2.2.Mạng PFQN Gordon Newell 39 2.2.3.Mạng PFQN BCMP 40 2.2.4.Vi xử lý là mạng xếp hàng đóng nhiều lớp công việc có nghiệm tích xác suất (MCPFQN) 41 CHƯƠNG III 43 THUẬT TOÁN TÍNH HIỆU NĂNG CỦA VI XỬ LÝ ĐA LÕI 43 3.1.Thuật toán phân tích giá trị trung bình 43 3.2.Thuật toán cuộn 49 CHƯƠNG IV 53 ĐỀ XUẤT GIẢI PHÁP MÔ HÌNH HÓA VÀ PHÂN TÍCH HIỆU NĂNG CỦA VI XỬ LÝ ĐA LÕI 53 4.1.Các mô hình đề xuất 53 4.2. Sử dụng thuật toán Cuộn để tính toán hiệu năng cho vi xử lý đa lõi. 55 4.2.1.Các thông số cho mô hình 57 4.2.2.Tình hàm F i (S i ) 57 4.2.3.Tính hằng số bình thường hóa 59 4.2.4.Tính các xác suất biên 60 4.2.5. Số lượng trung bình lệnh, luồng lệnh tại các nút 61 4.2.6.Tính tốc độ các lệnh rời khỏi từng nút 62 4.2.7.Tính mức độ sử dụng của các nút 62 4.3. Thuật toán MVA và công cụ WinPepsy đánh giá hiệu năng vi xử lý đa lõi với các tổ chức cache 63 4.3.1.Mô hình vi xử lý hai lõi có cache L2 độc lập 63 4.3.2. Mô hình vi xử lý hai lõi sử d ụng cache L2 chia sẻ 67 4.3.3. Đánh giá, so sánh hai bộ vi xử lý 70 KẾT LUẬN 72 TÀI LIỆU THAM KHẢO 74 4 DANH MỤC HÌNH VẼ Hình 1.1:Sơ đồ tổng quát của vi xử lý đơn lõi cổ điển 8 Hình 1.2:Tốc độ và giá thành của các lớp bộ nhớ 9 Hình 1.3: Đa xử lý MIMD UMA và MIMD NUMA 11 Hình 1.4: Các mô hình đa luồng 15 Hình 1.5: Đa lõi là kết hợp đa xử lý và tính toán song song 17 Hình 1.6: Vi xử lý 2 lõi và 4 lõi 18 Hình 1.7: Vi xử lý Nehalem 8 core của Intel 18 Hình 1.8: Database ser và Web server 20 Hình 1.9: Chip đa lõi có L2 chia sẻ và không chia sẻ 22 Hình 1.10: Chip Intel core i7 cache L2, L3 chia sẻ 22 Hình 1.11: Bi ểu diễn thuật toán FIFO với cache 4 dòng (10 lần thay thế) 23 Hình 1.12: Biểu diễn thuật toán OPT với cache 4 dòng (6 lần thay thế) 24 Hình 1.13: Biểu diễn thuật toán LRU với cache 4 dòng (8 lần thay thế) 25 Hình 1.14: Biểu diễn thuật toán LFU với cache 4 dòng (8 lần thay thế) 25 Hình 1.15 : Sự không nhất (a), thống nhất bằng MESI (b) và MOESI (c) 28 Hình 1.16: Kiến trúc vi xử lý 2 lõi của AMD 29 Hình 1.17: UltraSPARC T1 30 Hình 1.18: Sun T5120 Eight Cores x Eight Threads 31 Hình 1.19: Kiến trúc Nehalem 8 lõi với cache L1, L2, L3 của Intel 32 Hình 2.1: Hàng chờ M/M/1 34 Hình 2.2: Hàng chờ M/M/1/K 34 Hình 2.3: Hàng chờ M/M/m 35 Hình 2.4: Mạng xếp hàng mở 36 5 Hình 2.5: Mạng xếp hàng đóng 36 Hình 4.1: Vi xử lý 2 lõi với cache L2 chia sẻ 53 Hình 4.2: Mô hình vi xử lý 2 lõi cache L2 độc lập 54 Hình 4.3: Mô hình vi xử lý đa lõi dùng chung cache L2 54 Hình 4.4: Mô hình vi xử lý đa lõi với cache L2 độc lập nhưng chia sẻ L3 54 Hình 4.5: Mô hình bộ vi xử lý lõi kép có L2 độc lập 55 Hình 4.6: Mô hình tính toán 56 Hình 4.7: WinPepsy mô phỏng mức độ sử dụng của các nút 64 Hình 4.8: Kết quả tính toán mức độ sử dụng của các nút 64 Hình 4.9: WinPepsy mô phỏng thông lượng của các nút 65 Hình 4.10: Kết quả tính toán thông lượng của các nút 65 Hình 4.11: WinPepsy mô phỏng thời gian đáp ứng của các nút 66 Hình 4.12: Kết quả tính toán thời gian đáp ứng của các nút 66 Hình 4.13: Mô hình bộ vi xử lý lõi kép có cache L2 chia sẻ 67 Hình 4.14: WinPepsy mô phỏng mức độ sử dụng của các nút 68 Hình 4.15: Kết quả tính toán mức độ sử dụng của các nút 68 Hình 4.16: WinPepsy mô phỏng thông lượng của các nút 69 Hình 4.17: Kết quả tính toán thông lượng của các nút 69 Hình 4.18: WinPepsy mô phỏng thời gian đáp ứng của các nút 70 Hình 4.19: Kết quả tính toán thời gian đáp ứng của các nút 70 6 MỞ ĐẦU I. ĐẶT VẤN ĐỀ Kiến trúc đa xử lý và vi xử lý đa lõi là những giải pháp công nghệ hiện đại đang được phát triển để nâng cao hiệu suất của các hệ thống máy tính. Trong kiến trúc đa xử lý, CPU được tạo bởi nhiều chip vi xử lý đảm bảo xử lý song song nhiều luồng lệnh và nhiều luồng dữ liệu ở tốc độ rất cao, tạo nên những hệ thống máy tính công suất tính toán lớn như các dòng mainframe, siêu máy tính. Kiế n trúc đa xử lý có thể cho phép kết nối đến hàng trăm nghìn chip vi xử lý, nhưng lại tiêu tốn nhiều điện năng và công suất tỏa nhiệt rất lớn. Trong khi đó, nhu cầu dân dụng đòi hỏi tiêu thụ điện năng thấp, hiệu năng xử lý của hệ thống máy tính phải cao, nhưng giá phải rẻ. Kiến trúc vi xử lý đa lõi đáp ứng được nhu cầu này. Từ các chip vi xử lý Pentium D của Intel với hai lõi trên CPU đóng vỏ trong một chip, các nhà chế tạo như Intel, Sun, Hp, AMD đã có những phát triển nhanh chóng về công nghệ của kiến trúc vi xử lý đa lõi. Nhiều giải pháp công nghệ đã được đưa ra như tăng số lệnh đồng thời trong siêu ống lệnh, tăng số luồng thực hiện trên từng lõi, quản lý điện năng thông minh, truy nhập bộ nhớ thông minh, bổ xung các tập lệnh đa ph ương tiên (MMX, SSE2, SSE3, SSSE3, SSE4), hỗ trợ tập lệnh 64-bit, thay thể bus FSB bằng QPI (QuickPath Interconnect) tốc độ đạt đến 12,8GB/s (kiến trúc Nehalem – core i), cho phép năng cao tốc độ xử lý của CPU lên nhiều lần, đồng thời giảm đáng kể điện năng tiêu thụ (10W ở các chip core 2 Duo) và công suất tỏa nhiệt (TDP) chỉ 17W. Hiệu năng của vi xử lý đa lõi lại phụ thuộc rất nhiều vào công nghệ bộ nhớ cache, tổ ch ức cache, dung lượng của cache và của từng dòng cache (khối chứa dữ liệu), số cấp cache (L1, L2, hay L3), nguyên tắc thay thế cache, và cấu trúc mạng kết nối bên trong giữa các cấp cache. Xu thế phát triển của công nghệ vi xử lý đa lõi là tiếp tục tăng số lượng lõi CPU trên một chip, nhưng cũng gia tăng tính phức tạp của tổ chức cache, số cấp cache, cấu trúc mạng kết nối các cache. Do đó, nghiên cứu các kiến trúc t ối ưu của các vi xử lý đa lõi là vấn đề được nhiều nghiên cứu hiện nay trên thế giới tiến hành. Phân tích đánh gía hiệu năng của các kiến trúc vi xử lý đa lõi cũng là một vấn đề cần thiết. 7 II. MỤC TIÊU NGHIÊN CỨU CỦA LUẬN VĂN: Mục tiêu chính của luận văn là tìm hiểu, nghiên cứu về công nghệ vi xử lý đa lõi cùng với các tổ chức cache khác nhau, tìm hiểu một số công cụ mô phỏng và đánh giá hiệu năng hiện nay có thể áp dụng cho các kiến trúc vi xử lý đa lõi. III. NHIỆM VỤ CỦA LUẬN VĂN Trình bày các kiến trúc phổ biến của vi xử lý đa lõi hiện nay, hệ thống nhớ với các tổ chức cache của vi xử lý đa lõi, các nguyên tắc thay thế dòng cache, vấn đề đảm bảo tính đồng nhất nội dung trong cache, mạng xếp hàng và ứng dụng cho mô hình hóa và phân tích hiệu năng của các hệ thống, đề xuất các mô hình của hệ thống vi xử lý đa lõi với các tổ chức cache, ứng dụng các thuật toán cuộn (convolution algorithm) và giá trị trung bình MVA của lý thuyết mạng xếp hàng và công cụ phần mềm mô phỏng để tính toán hiệu n ăng cho các mô hình kiến trúc vi xử lý đa lõi được đề xuất. Đánh giá kết luận và đề xuất hướng nghiên cứu. IV. BỐ CỤC CỦA LUẬN VĂN Luận văn gồm bốn chương như sau: Chương 1: Tổng quan về vi xử lý và các tổ chức cache Chương 2: Mô hình hóa vi xử lý đa lõi Chương 3: Thuật toán tính toán hiệu năng của vi xử lý đa lõi Chương 4: Đề suất mô hình hóa và phân tích hiệu năng của vi x ử lý đa lõi 8 CHƯƠNG I TỔNG QUAN VỀ VI XỬ LÝ ĐA LÕI VÀ TỔ CHỨC CACHE 1.1.Khái niệm về vi xử lý đa lõi 1.1.1.Chip vi xử lý đơn lõi truyền thống Kỹ thuật vi xử lý gắn liền với sự phát triển của công nghệ máy tính. CPU của một hệ thống máy tính hiện nay có thể gồm nhiều chip vi xử lý (hệ thống đa xử lý) và chỉ gồm một chip vi xử lý đơn lõi hay đa lõi. Cấu trúc của m ột vi xử lý đơn lõi cổ điển gồm có các thanh ghi, ALU, CU, bus dữ liệu bên trong, giao tiếp với bus bên ngoài… (hình 1.1). Hình 1.1:Sơ đồ tổng quát của vi xử lý đơn lõi cổ điển Cùng với sự phát triển của công nghệ mạch tích hợp, các chip vi xử lý đơn lõi đã có những bước tiến dài trong công nghệ chế tạo, từ kiến trúc tập lệnh x86 8/16/32- bit đến X86 64-bit, từ đơn luồng đến đa luồng, từ đường ống lệnh đơn giản với siêu đường ống, từ không có cache bên trong chip đến có hệ thống nhớ phân cấp với hai ba cấp cache (L1, L2 và L3), từ không có đến có điều khiển nguồn để tiết kiệm điện năng, từ không có khả năng đến có khả năng kết nối nhiều chip vi xử lý với nhau để tạo ra CPU đa xử lý, từ tập lệnh phức tạp (CISC) đến có các tập lệnh giảm thiểu 9 (RISC). Mt trong nhng tin b quan trng ca cụng ngh vi x lý n lừi l cú s phõn cp h thng bus do s khỏc bit v cụng ngh v tc x lý ca cỏc thnh phn thit b trong h thng vi x lý. S phõn cp h thng bus m bo d dng ng b cỏc giao dch truyn thụng gia cỏc thnh phn thit b, d dng nõng cp cụng ngh thit b, d dng tiờu chu n húa v phi ghộp cỏc thit b. Cựng vi s phõn chia h thng bus, h thng nh ca h thng mỏy tớnh cng c phõn chia thnh nhiu cp nh cho hỡnh 1.2. Phân cấp hệ thống nhớ là nhóm các thiết bị nhớ thành từng cấp theo tốc độ, dung lợng, và kiểu kết nối sao cho chúng đảm bảo sự truy nhập của chơng trình đến các khoản (lệnh, dữ liệu) đợc thực hiện nhanh nhất. Hỡnh 1.2:Tc v giỏ thnh ca cỏc lp b nh Trờn nh hỡnh kim t thỏp l cp nh L0: cỏc thanh ghi (registers) bờn trong chip vi x lý. Chỳng cú thi gian truy nhp nhanh nht (1ns 2ns), nhng dung lng nh nht. ỏy kim t thỏp l cỏc thit b nh trờn cỏc h a cng, a quang, bng t, v thng nm trờn cỏc h thng mỏy tớnh lu tr c s d liu trờn mụi trng mng LAN. Chỳng cú thi gian truy nhp chm nhng dung l ng ln. Hệ thống nhớ có thể phân chia thành k cấp (Lk) , theo nguyên tắc: k càng lớn cng 10 xung ỏy kim t thỏp v dung lợng càng lớn, tốc độ càng nhỏ, chi phí trên một đơn vị bit càng thấp. Các chơng trình quan tâm đến truy nhập dữ liệu ở mức thấp (với k nhỏ) hơn là truy nhập đến mức k cao (hay k+1). Các quá trình thực hiện tơng tranh phải đợc phân phối các tài nguyên chứa trong hệ thống nhớ hiệu quả nhất. Quản lý bộ nhớ và quản lý các quá trình là những chức năng chính của hệ điều hành. Tuy nhiờn hn ch ln nht ca cỏc chip vi x lý n lừi vn l mc x lý song song thp, giỏ thnh cao, cng knh li tiờu th in nng ln, cụng sut ta nhit cao nờn cn phi cú h thng lm mỏt tt. S cn thit t c hiu sut cao hn ó tr thnh mt mi quan tõm quan ln vi cho nhiu t chc CNTT. Cụng ngh phỏt trin khụng ngng, cỏc b vi x lý a lừi cựng vi nhng tin b trong b nh ó cung cp mt nn tng cõn bng cho hiu sut v kh nng m rng cn thit cho s tng trng bn vng ca cỏc th h mỏy tớnh trong tng lai. 1.1.2. a x lý CMP(Chip Multi Processor) SIMD (Single Instrucstion stream, Multiple Data stream) Cỏc mỏy SIMD cú mt s ln cỏc b x lý ging nhau, cỏc b vi x lý ny cựng thc hin mt lnh ging nhau x lý nhiu dũng d liu khỏc nhau. Mi b x lý cú b nh d liu riờng, nhng ch cú chung mt b nh lnh v mt b x lý iu khin, b nh ny c v thi hnh cỏc lnh. Tớnh song song trong cỏc mỏy SIMD l tớnh song song ca cỏc d liu. Nú ch cú hiu qu nu cu trỳc cỏc d liu d dng thớch ng vi cu trỳc vt lý ca cỏc b x lý thnh viờn. Cỏc b x lý vộc- t v mng thuc loi mỏy tớnh ny. SIMD thng c s dng gii cỏc bi toỏn d bỏo thi tit nh tớnh nhit trung bỡnh hng ngy trong sut 24 gi ca nhiu a im, khi ú cụng vic tớnh toỏn l nh nhau nhng tp d liu li hon ton khỏc nhau MIMD (Multiple Instruction Stream, Multiple Data Stream) Mt h thng MIMD l mt h thng nhiu b x lý v nhiu b nh, trong ú mi b x lý cú mt n v x lý riờng v thc hin chng trỡnh [...]... nhau và được phân biệt bởi kết quả của nó 1.2 Bộ nhớ trong vi xử lý đa lõi 1.2.1 .Tổ chức bộ nhớ của vi xử lý đa lõi Cũng như vi xử lý đơn lõi, tổ chức bộ nhớ của vi xử lý đa lõi được phân ra một số cấp nhớ Trong đó, các cấp cache thường sử dụng tổ chức liên kết tập hợp n-dòng (n-way set association), với số dòng n = 2,4,8 Nhiều vi xử lý đa lõi sử dụng hai cấp cache: L1 Cache và L2 Cache L1 cache (L1Icache... điện năng thấp hơn, tiếng ồn cũng giảm Điều quan trọng nhất là vi xử lý đa lõi đáp ứng kịp thời đòi hỏi của các phần mềm tính toán song song như các chương trình chơi Game, hoặc các dịch vụ Multimedia…Máy tính đa lõi là công nghệ kết hợp giữa đa xử lý và kỹ thuật tính toán song song (hình 1.5) Hình 1.5: Đa lõi là kết hợp đa xử lý và tính toán song song • Một số mô hình Multicore Trong các bộ vi xử lý đa. .. mẻ ví dụ như vi xử lý AMD xây dựng trên kiến trúc K10, đặc biệt là vi xử lý Intel kiến trúc, Nehalem (hình 1.7) Kích thước của Cache L3 này sẽ phụ thuộc vào mô hình của từng CPU cụ thể Hình 1.7: Vi xử lý Nehalem 8 core của Intel 18 • Multicore và SMT Theo sự phát triển, các phần mềm ứng dụng vi t cho những máy chủ đa luồng hay các hệ điều hành mới yêu cầu tốc độ mà mỗi vi xử lý thực hiện các lệnh ngày... với phân bố chung rời rạc 2.1.2 Mạng xếp hàng Mạng xếp hàng là một mô hình quan trọng và là một phương pháp cụ thể được sử dụng để đánh giá phân tích mô hình một hệ thống máy tính đa lõi Một bộ vi xử lý đa lõi cùng với các tổ chức cache được coi như là một mô hình mạng gồm có các nút là CPU, L1, L2, L3, memory… cùng với các hàng chờ tại mỗi nút • Vi xử lý và mạng xếp hàng mở Trong mạng mở các công vi c... đến hiệu năng của vi xử lý (hình 1.11) Tỷ số trúng cache ở các cấp gần các lõi CPU hơn thì thời gian truy L1 cache L1 cache Core 1 L1 cache L1 cache Core 1 L1 cache L1 cache L3 cache (smart cache) Memory bus Core 1 Interconnect network nhập bộ nhớ sẽ ít hơn, thỏa mãn: L1 cache Hit > L2 Cache Hit > L3 Cache Hit L1 cache L1 cache L1 cache MM 22 Hình 1.11: nguyên tắc tham chiếu của các lõi CPU đến các cấp... 1.1.4 .Vi xử lý đa lõi (Multicore) Tốc độ xử lý là vấn đề đầu tiên các nhà khoa học luôn trăn trở Họ luôn muốn cải tiến tốc độ cho hệ thống Trải qua rất nhiều thế hệ tốc độ đã tăng một cách chóng mặt, từ 4.77MHz của vi xử lý i8086, rồi đến 100MHz của vi xử lý i80486, tiếp theo là 1.7MHz của vi xử lý Pentium IV,…Song song với nâng cao tốc độ là sự tăng dần khả năng xử lý dữ lý dữ liệu của vi xử lý (thông... bởi lõi kia, do đó phải thực hiện quá trình update bản sao này, quá trình update phải thông qua bộ nhớ và làm bận bus hệ thống Hình 1.6: Vi xử lý 2 lõi và 4 lõi Các vi xử lý đa lõi của Intel được xây dựng trên nền kiến trúc Core và Pentium M, Cache L2 được hai lõi dùng chung (hình 1.6) Kiến trúc chia sẻ Cache L2 cho hiệu suất thực thi tốt hơn Cache L2 chia sẻ cho phép tự động điều chỉnh dung lượng Cache. .. đa lõi, cấu trúc bên trong tương đối giống nhau Sự khác biệt là ở số lượng lõi và đặc biệt là các cấu trúc cache có thay đổi khá nhiều nhất là Cache L2 Với các vi xử lý lõi kép được xây dựng trên nền kiến trúc của Pentium D và AMD thì mỗi lõi đều có Cache L2 riêng (hình 1.6) Chính vì vậy mỗi lõi sẽ làm vi c như nó đang làm vi c cho một CPU độc lập Với Cache riêng thì tại một thời điểm nào đó một lõi. .. các bộ vi xử lý đa lõi, còn được hiểu là tích hợp hai hay nhiều CPU trong một chip Chip vi xử lý đa lõi thật sự là bước đột phá của ngành công nghệ thông tin đầu thế kỷ 21 Máy 16 tính đa lõi khắc phục được nhược điểm của các bộ vi xử lý đơn lõi trước đó vì vi c thiết kê các chip đơn với tốc độ khoảng trên dưới 2GHz tương đối đơn giản và không đòi hỏi sự đầu tư về công nghệ mới Các máy tính đa lõi tiêu... là tên của Intel đặt cho công nghệ Hyper Threading Kỹ thuật này cho phép một vi xử lý có thể thực sự xử lý song song các thread do các ứng dụng (phần mềm) tạo ra, bằng cách trang bị thêm một số thành phần của vi xử lý, khiến hệ điều hành nghĩ rằng nó đang làm vi c với nhiều vi xử lý Hệ điều hành sẽ sắp xếp để nhiều thread được gửi đến các bộ xử lý “ảo” đó Về mặt lý thuyết, một vi xử lý khi xử lý song . xử lý đa lõi Chương 4: Đề suất mô hình hóa và phân tích hiệu năng của vi x ử lý đa lõi 8 CHƯƠNG I TỔNG QUAN VỀ VI XỬ LÝ ĐA LÕI VÀ TỔ CHỨC CACHE 1.1.Khái niệm về vi xử lý đa lõi. 4.2: Mô hình vi xử lý 2 lõi cache L2 độc lập 54 Hình 4.3: Mô hình vi xử lý đa lõi dùng chung cache L2 54 Hình 4.4: Mô hình vi xử lý đa lõi với cache L2 độc lập nhưng chia sẻ L3 54 Hình 4.5: Mô. 1.1.4 .Vi xử lý đa lõi (Multicore) 16 1.1.5 .Các ứng dụng của Multicore 19 1.2. B ộ nhớ trong vi xử lý đa lõi 21 1.2.1 .Tổ chức bộ nhớ của vi xử lý đa lõi 21 1.2.2. Nguyên tắc và cách tổ chức Cache