Đang tải... (xem toàn văn)
Bài 1: Giới thiệu Modeling, Verilog, và các cổng logic cơ bản Part 1: Modeling, Simulating, and Testing a Digital Comparator Laboratory Part 1: 1. Vẽ sơ đồ logic sử dụng các cổng logic đã được sử dụng để xây dựng mạch kỹ thuật số trong mã nguồn Verilog. Sử dụng cùng tên tín hiệu được chỉ định trong mã nguồn. Sử dụng các cổng AND, OR và NOT.
ĐẠI HỌC BÁCH KHOA – ĐẠI HỌC ĐÀ NẴNG KHOA ĐIỆN TỬ - VIỄN THÔNG - - BÁO CÁO TN KỸ THUẬT SỐ Giáo viên hướng dẫn: ThS.Vũ Vân Thanh Sinh viên thư ̣c hiên: ̣ Đà Nẵng, năm 2023 Bài 1: Giới thiệu Modeling, Verilog, cổng logic Part 1: Modeling, Simulating, and Testing a Digital Comparator Laboratory Part 1: Vẽ sơ đồ logic sử dụng cổng logic sử dụng để xây dựng mạch kỹ thuật số mã nguồn Verilog Sử dụng tên tín hiệu định mã nguồn Sử dụng cổng AND, OR NOT - Cổng AND + Dạng sóng + Chỉnh cấu hình chân cho Kit nạp: Với đầu vào I1 I2, ta set vị trí cơng tắc SW1 SW2 tương ứng vị trí PIN_L22 PIN_21, tương tự với đầu O vị trí đèn LED0 tương ứng vị trí PIN_R20 Sau ta có sơ đồ hoàn chỉnh sau gắn chân vào cổng vào sau: Tiến hành quét nhận diện Kit sau nạp Ta có kết sau: - Cổng OR + Dạng sóng: + Chỉnh cấu hình chân tương tự trên, ta có kết sau: - Cổng NOT + Dạng sóng: + Chỉnh cấu hình chân cho Kit nạp Ta set đầu vào I vị trí cơng tắc SW0 tương ứng với vị trí PIN_L22 đầu O vị trí LED0 tương ứng vị trí PIN_R20 Ta có kết sau: Vẽ bảng chân lý cho mạch Nhìn vào dạng sóng từ mơ bạn hữu ích Bảng chân lý cho mạch logic có bên đầu vào bên đầu Phía đầu vào liệt kê tất kết hợp đầu vào có cho mạch phía đầu liệt kê (các) giá trị (các) đầu cho kết hợp đầu vào Hình bên hiển thị ký hiệu logic bảng chân lý liên quan cho cổng AND Phía bên trái bảng chân lý xây dựng tất kết hợp đầu vào phía bên phải đưa đầu tương ứng - Giải pháp + AND GATE - Truth Table Dạng sóng: - OR GATE Truth Table: Dạng sóng - NOT GATE Bảng thật ( chân trị , chân lý ): Dạng sóng: Khi bạn chạy mơ Đầu chương trình Verilog giống hay khơng giống với bảng chân lý bạn? Trả lời: Khi chạy mô đầu chương trình Verilog giống với bảng chân lý Thay đổi giá trị độ trễ chương trình từ 10 thành Chạy lại mơ Đầu chương trình Verilog đồng ý hay khơng đồng ý với bảng chân lý bạn? Hãy giải thích khác biệt Thay đổi độ trễ chương trình trở lại đơn vị 10 lần Thay đổi stimDelay mô-đun thử nghiệm thành đơn vị lần Thay đổi có ảnh hưởng đến đầu mơ bạn? Có lợi sử dụng chương trình Verilog? Nêu ba ý nhiều Trả lời: - Giúp người làm có nhìn tổng qt mạch - Giúp xem đồ thị sóng - Giúp xem cách hoạt động mạch Cụ thể thực với cổng AND Báo cáo phải bao gồm kết mơ Những kết phải bao gồm mã nguồn, dạng sóng đầu tệp văn Note, this does not mean one set of results is duplicated three times TFF: RSFF: JKFF: Mạch cộng Hình 1a biểu diễn mạch cộng đầy đủ, bao gồm đầu vào a, b, ci, đầu s co Phần b c hình biểu diễn ký hiệu bảng chân lý cho cộng đầy đủ, thành phần đưa tổng nhị phân hai bit cos = a + b + ci Hình 1d cho thấy làm mô–đun cộng đầy đủ sử dụng để thiết kế mạch cộng hai số bốn–bit Đây loại mạch thường gọi cộng có nhớ, tín hiệu nhớ từ cộng đầy đủ đến cộng đầy đủ Viết mã Verilog thực mạch này, mô tả Hình Mạch cộng đầy đủ có nhớ Tạo dự án Quartus II cho mạch cộng Viết module Verilog cho mạch cộng đầy đủ viết mô–đun Verilog mức cao gồm bốn cộng đầy đủ Verilog mạch cộng đầy đủ: Verilog cộng đầy đủ: Sử dụng công tắc SW7–4 SW3–0 tương ứng cho đầu vào A B Sử dụng SW8 làm bit nhớ cin cộng Kết nối công tắc SW với đèn đỏ LEDR tương ứng chúng, kết nối đầu cộng, cout S, tới đèn màu xanh LEDG Thêm vào dự án phép gán chân cần thiết cho Kit DE1, biên dịch mạch, nạp vào chip FPGA Kiểm tra mạch bạn cách thử giá trị khác cho số A, B, cin Trường hợp: 0000 + 1111 Trường hợp: 1111+ 1111ci=1 Số hiển thị Đây thí nghiệm thiết kế mạch tổ hợp chuyển đổi số nhị phân sang số thập phân số thập phân dạng mã nhị phân (BCD) Phần ta muốn hiển thị LED đoạn từ HEX1 đến HEX0 giá trị thiết lập công tắc SW7–0 Hãy để giá trị thiết lập SW7–4 SW3– hiển thị tương ứng HEX1 HEX0 Mạch bạn hiển thị chữ số từ đến Ví dụ: SW3-0 hiển thị HEX0 module led1 ( input [3:0] bin_data, output reg [6:0] led_7seg ); always @(*) begin led_7seg = 7'b0; case(bin_data) // abcdefg 4'h0: led_7seg = 7'b0000001; 4'h1: led_7seg = 7'b1001111; 4'h2: led_7seg = 7'b0010010; 4'h3: led_7seg = 7'b0000110; 4'h4: led_7seg = 7'b1001100; 4'h5: led_7seg = 7'b0100100; 4'h6: led_7seg = 7'b0100000; 4'h7: led_7seg = 7'b0001111; 4'h8: led_7seg = 7'b0000000; 4'h9: led_7seg = 7'b0000100; default : led_7seg = 7'b1; endcase end end module gán chân cho FPGA hình Tạo dự án sử dụng để thực mạch mong muốn Kit Altera DE1 Mục đích tập điều khiển tay chức logic cần thiết cho LED đoạn Các bạn sử dụng biểu thức gán Verilog đơn giản mã bạn xác định hàm logic biểu thức Boolean (sinh viên lập bảng chân lý tối giản biểu thức) Viết tập tin Verilog cung cấp chức cần thiết Thêm tập tin vào dự án bạn gán chân FPGA để kết nối với công tắc LED đoạn, viết Hướng dẫn Sử dụng Kit DE1 Biên dịch dự án nạp mạch biên dịch vào chip FPGA Kiểm tra chức thiết kế bạn cách gạt công tắc quan sát LED đoạn Hệ Đây thí nghiệm thiết kế mạch Phần thực mạch đếm nhị phân bit từ 0-9, hiển thị LED đoạn, đầu vào clock thực KEY0, hiển thị HEX0 Tạo dự án sử dụng để thực mạch mong muốn Kit Altera DE1 Mục đích tập thực đếm nhị phân bit hiển thị LED đoạn Các bạn sử dụng biểu thức gán Verilog đơn giản mã bạn xác định hàm logic biểu thức Boolean Viết tập tin Verilog cung cấp chức cần thiết Thêm tập tin vào dự án bạn gán chân FPGA để kết nối với công tắc, button (clock) LED đoạn, viết Hướng dẫn Sử dụng Kit DE1 Biên dịch dự án nạp mạch biên dịch vào chip FPGA Kiểm tra chức thiết kế bạn cách nhấn vào button quan sát LED đoạn Mạch dùng Thiết kế hệ Từ Fipflop khảo sát, sinh viên thiết kế mạch đếm lên đếm 5, hiển thị LED đoạn, sử dụng phương pháp vẽ mạch dự án Quartus 1.Mô 2.Gán chân FPGA để kết nối với công tắc, button (clock) LED đoạn, viết Hướng dẫn Sử dụng Kit DE1 3.Biên dịch dự án nạp mạch biên dịch vào chip FPGA