Bài 3.1: Cấu trúc mạch flip flop Flip - Flop (FF) phần tử nhớ bản, phần tử có khả lưu trữ (nhớ) hai trạng thái FF có từ đến vài đầu vào điều khiển, có đầu luôn Chươnglà Q Q Tùy loại FF, chế tạo ngược 3: mạch Flip flop có đầu vào xóa (thiết lập - Clear), đầu vào thiết lập (thiết lập - Preset) Ngoài ra, FF thường hay có đầu vào đồng (Clock) Sơ đồ khối tổng quát FF: Pr Các tín hiệu điều khiĨn FLIP FLOP Ck Q Q Clr C¸c ký hiƯu vỊ tÝnh tÝch cùc: Ký hiƯu TÝnh tÝch cùc cđa tÝn hiƯu TÝch cùc lµ møc thÊp “L” TÝch cùc mức cao H Tích cực sườn dương xung nhịp Tích cực sườn âm xung nhịp Flip flop RS 1.1 Cấu trúc mạch ký hiệu: Q Q Q A S Q S R B R 1.2 Nguyên lý làm việc: a Hai trạng thái ổn định: Khi tín hiệu, tức R = S = 1, mạch có hai trạng thái ổn định - trạng thái trạng thái Q = 0, Q = : trạng thái Q = 1, Q = : trạng thái + trạng thái 0: Q A Q = ⇒ cỉng B ng¾t ⇒ Q = Q = , S = ⇒ cổng A thông Q = Do đó, mạch hoàn toàn tự động trì trạng thái + trạng thái 1: S Q B R Q = 1, R = ⇒ cỉng B th«ng ⇒ Q = Q = ⇒ cỉng A ng¾t Q = Do đó, mạch hoàn toàn tự động trì trạng thái b Không cho phép đưa tín hiệu đồng thời vào R S : Do đặc tính mạch cổng NAND, R = S = th× Q = Q = Không phải trạng thái Không phải phần tử nhớ Không phải trạng thái c Bảng chức phương trình đặc trưng: Kí hiệu: Qn: Trạng thái Qn+1: Trạng thái Quan hệ logic Qn+1 Qn, R, S biểu thị bảng chức mô tả chuyển đổi trạng thái xảy ra: Qn 0 0 1 1 R 0 1 0 1 S 1 1 Qn+1 x 1 x Phương trình đặc trưng FF: Q Q Bảng Karnaugh: Q RS 00 n 0 01 A 1 1 S 11 x 10 B x R Q n +1 = S + RQ n RS = (ràng buộc từ trạng thái cấm) Flip flop RS ®ång bé 2.1 CÊu tróc mạch ký hiệu: Q Q Để khắc phục nhược điểm FF RS trực tiếp điều khiển, người ta thêm vào hai cổng A B điều khiển tín hiệu điều Q Q khiển, nên tín hiệu đầu vào truyền qua cổng điều khiển Các C D cổng A, B làm thành FF RS R CP S bản, cổng C, D cổng điều CP R S khiển, CP tín hiệu điều khiển, thường xung đồng hồ xung mở chọn mạch 2.2 Nguyên lý làm việc: Khi CP = 0, cổng C, D bị ngắt, FF bị cấm, trì trạng thái cũ Khi CP = 1, cổng C, D thông FF sẵn sàng (tiếp thu tín hiệu), tiếp thu tín hiệu đầu vào R, S Ta thấy rằng, hoạt động mạch lúc hoàn toàn giống FF RS + R = 0, S = 1: đầu cổng C mức thấp, FF lật trạng thái Q Q A B + R = 1, S = 0: đầu cỉng D ë møc thÊp, FF bÞ xãa vỊ trạng thái + R = S = 0: cỉng C, D ®Ịu ®­a møc cao, FF sÏ trì trạng thái cũ + R = S = 1: cổng C, D đưa mức thấp, dẫn đến Q Q mức cao, C S D CP R trạng thái cấm Do đó, bảng chức phương trình đặc trưng biểu thị quan hệ logic Qn+1 Qn, R, S gần giống FF RS bản, khác thêm điều kiện CP = 2.3 Mạch chốt D: Q A Được cấu tạo sở mạch FF RS đồng nhằm giải vấn đề ràng buộc lẫn tín hiệu đầu vào R, S Đầu cổng C nối đến đầu vµo cỉng A, E C Q B E Khi CP = 0: cổng C, E ngắt nên FF trì trạng thái cũ D CP Khi CP = 1: + D = 0: C = 1, E = ⇒ FF trạng thái + D = 1: C = 0, E = FF trạng thái Vậy phương trình đặc trưng mạch chốt FF D là: Qn+1 = D với điều kiện: CP = 2.4 Đặc điểm FF RS đồng bộ: ã Ưu điểm: Điều khiển chọn mở mạch ã Nhược điểm: Trong thời gian CP = 1, tín hiệu vào trực tiếp điều khiển trạng thái đầu cña FF Q Flip flop RS chñ tớ (Master - Slave) Q 3.1 Cấu trúc mạch ký hiệu: B A 3.2 Nguyên lý làm việc: Hai FF RS đồng nối ghép dây -chuyền với 0: Khi CP = nhau, mét lµ FF master, Slave C D FF slave, xung đồng hồ cung Cổng G, H ngắt nên FF master ngắt cấp cho chúng đảo Qm CP = , cổng C, D thông nên FF slave Qm sẵn sàng, tiếp thu tín hiệu đầu E F I Q = Q m master, ®ã: Q = Qm, Master G H - Sau đột biến sườn dương CP: CP = master thông qua cổng G, CP S R H tiếp nhận tín hiệu đầu vào Vậy: Q n +1 = S + RQ n m m Q Q Víi ®iỊu kiƯn: CP =  RS = CP = slave bị ngắt, đầu Q, trì trạng thái cũ S CP R - Khi sườn âm xung đồng hồ CP: CP đột biến xuống 0, master bị ngắt CP đột biến lên 1, slave tiếp nhận tín hiệu đà master ghi nhớ từ thời gian CP = 1, nghĩa slave chuyển đổi trạng thái Vậy: Q n +1 = S + RQ n  RS = Víi ®iỊu kiƯn ®· xt hiƯn s­ên ©m cđa CP Q Q A B C Slave Qm Qm E G D F Master I H CP 3.3 Đặc điểm bản: S R ã Ưu ®iĨm: CÊu tróc ®iỊu khiĨn master slave ®· gi¶i qut vÊn ®Ị trùc tiÕp ®iỊu khiĨn, CP = tiÕp thu tÝn hiƯu, s­ên ©m cđa CP kÝch chuyển trạng thái đầu ã Nhược điểm: Vẫn ràng buộc R S CP = 4 Flip flop JK chđ tí (Master - Slave) 4.1 Cấu trúc mạch ký hiệu: FF RS master slave nói ràng buộc R S, nguyên nhân R = S = đầu cổng G, H mức thấp, dẫn đến tình không mong muốn Qm = Qm = Xét mạch FF RS master slave CP = 1, Q Q không đổi trạng thái đảo Chỉ cần đem mức đầu Q Q đưa đến đầu vào G, H khắc phục tình trạng Qm = Q m = giải vấn đề ràng buộc Q Q A B C Slave D Qm Qm E G J F Master H CP Q K Q tín hiệu đầu vào J CP K I 4.2 Nguyên lý làm việc: Đây mạch cải tiến mạch FF RS master slave nên nguyên lý làm việc giống FF RS master slave, khác tương đương sau tín hiệu đầu vào: n S = JQ R = KQ n Q Q A B C Qm E Slave D Qm F I VËy: n n +1 n Q = S + RQ = J Q + KQ n Q n Master G H n n = J Q + KQ Víi ®iỊu kiƯn ®· xt hiƯn s­ên âm CP J K xung đồng hồ CP 4.3 Đặc điểm bản: ã Ưu điểm: J K không bị ràng buộc lẫn nhau, IC chúng sản xuất nhiều, sử dụng rộng rÃi, tính ưu việt ã Nhược điểm: Yêu cầu J, K trì không đổi thời gian CP = Flip flop D 5.1 Cấu trúc mạch điện: Q Q A B 5.2 Nguyên lý làm việc: Z1 Z2 - Khi CP = 0: Các cổng C, D bị khãa, Z1 = Z2 = 1, C D FF c¬ gồm cổng A, B trì CP Z3 trạng thái cũ Z4 F E + Nếu D = th×: Z = D ⋅ Z = 1⋅1 = Z3 = Z1 ⋅ Z = = D CP đóng vai trò tín hiệu đầu vào cổng C thông, cổng D ngắt + Nếu D = thì: Z = D ⋅ Z = ⋅1 = Z3 = Z1 ⋅ Z = ⋅1 = CP đóng vai trò tín hiệu đầu vào cổng C ngắt, cổng D thông - Thời gian sườn dương CP: + Nếu D = D bị ngắt, CP thông qua cổng C më Z1 = Z3 ⋅ CP = 1⋅1 = Z1 = dẫn đến tác động sau: - KÝch FF thiÕt lËp 1: Q = 1, Q = - Ngăn trở trạng thái FF CP - Duy trì trạng thái FF + Nếu D = C bị ngắt, CP có thĨ th«ng qua cỉng D më Z = Z1 ⋅ Z ⋅ CP = ⋅1⋅1 = Z2 = dẫn đến tác động sau: Q Q A B Z1 Z2 C D Z3 E F Z4 D - Xãa FF vÒ 0: Q = 0, Q = - Duy trì trạng thái FF Tóm lại: Qn+1 = D với điều kiện đà xuất sườn dương CP 5.3 Đặc điểm bản: ã Ưu điểm: Điều khiển sườn xung, kích víi s­ên d­¬ng CP, thêi gian CP = mạch tự giữ nguyên trạng ã Nhược điểm: Trong số trường hợp, sử dụng không tiện FF JK  ... tiếp điều khiển trạng thái đầu FF Q Flip flop RS chđ tí (Master - Slave) Q 3.1 CÊu trúc mạch ký hiệu: B A 3.2 Nguyên lý làm việc: Hai FF RS đồng nối ghép dây -chun víi 0: Khi CP = nhau, mét lµ... thông - Thêi gian s­ên d­¬ng cđa CP: + NÕu D = D bị ngắt, CP thông qua cæng C më Z1 = Z3 ⋅ CP = 11 = Z1 = dẫn đến tác ®éng sau: - KÝch FF thiÕt lËp 1: Q = 1, Q = - Ngăn trở trạng thái FF CP - Duy... hiƯu, s­ên ©m CP kích chuyển trạng thái đầu ã Nhược điểm: Vẫn ràng buộc R S CP = 4 Flip flop JK chđ tí (Master - Slave) 4.1 Cấu trúc mạch ký hiệu: FF RS master slave nói ràng buộc R S, nguyên nhân