thiết kế bộ đếm sóng

17 537 0
thiết kế bộ đếm sóng

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

Thông tin tài liệu

LOGO TRƯỜNG ĐẠI HỌC ĐIỆN LỰC Lớp D7-DTVT1 BÀI THUYẾT TRÌNH MÔN ĐiỆN TỬ SỐ 2 Đề Tài VHDL Simulation and RTL Verification Lab Nhóm 3: LÊ BÁ DUY TRẦN TRUNG ĐỨC NGUYỄN SỸ DUẨN NGUYỄN THỊ HÀ ĐƯỜNG GIA ĐỨC NGUYỄN TRỌNG HIẾU TRẦN THANH HẢI Giáo viên hướng dẫn: Hoàng Văn Đông VHDL Simulation and RTL Verification Lab Giới Thiệu 1 Mục Tiêu 2 Cách Thức 3 Kết Luận 4 Giới Thiệu  Trong lab này, chúng ta sẽ viết một chương trình vhdl và thử nghiệm AND_OR module hoàn thành trong Lab 1. trong một phần của thí nghiệm, chúng ta sẽ tạo 1 đầu vào kích đơn giản bằng cách sử dụng cả 2 kiểu tuần tự và song song. Mục Tiêu  Sau khi hoàn thành thí nghiệm bạn sẽ có thể:  Tạo một chương trình VHDL để kiểm tra sự phân cấp cấu trúc AND_OR được tao ra trong bài tập trước.  Sử dụng testbench wizard trong phần mềm ISE™  Tạo đầu vào kích cơ bản  Chạy mô phỏng. Cách Thức  (Figure 7b-1). Trong lab này, chúng ta sẽ viết một chương trình VHDL hoàn chỉnh mô tả thực thể AND_OR. Figure 7b-1. Sơ đồ lớp trên thí nghiệm với AND_OR như UUT Mục Tiêu Thí nghiệm bao gồm 3 bước chính: bạn sẽ tạo một chương trình thí nghiệm với VHDL testbench generation wizard trong phần mềm ISE™ tạo đầu vào kích tuần tự và song song ; và, cuối cùng, kiểm tra lại cấu trúc logic bằng cách chạy simulation, kiểm tra xung, và kiểm các chức năng dự định. Sơ Đồ Chung Cho Thí Nghiệm Bước 1: Tạo ra một Testbench Các Bước Tiến Hành Bước 3: Xác minh tính năng lozic Bước 2: Tạo ra một đầu vào đơn giản Stimulus Bước 1:Tạo một Testbench  cửa sổ hiện tại My_Class_Labs project within the ISE software ở thư mục R:\training\vhdl\labs directory. 1.Chọn Start → Programs → Xilinx ISE 9.1i → Project Navigator để thực hiện Project Navigator 2.Theo mặc định, phần mềm ISE nên bắt đầu với dự án mở mới như dự án hiện tại 3.Nếu không, chọn File → Open Project → My_Class_Labs Bước 1:Tạo một Testbench 3. Chọn projects-> new source 4. Trong hộp thoại của new source, chọn VHDL Test Bench rồi nhập AND_OR_TB trong ô file name. Loại tệp này là bao hàm, vì thế ko đc phân loại “.vhd” Bước 1:Tạo một Testbench  5. Click vào “Next” Hộp thoại tiếp theo nhắc nhở bạn chọn mô-đun để kết hợp với tập tin “testbench”. Sự kết hợp này là 1 phần của khả năng quản lý tự động trong phần mềm ISE. 6. Chọn top-level của mô-đun And_OR. Click Next và click Finish trong khung hộp thoại sơ lược Tại thời điểm này, bạn phải tạo top-level “testbench” sử dụng 1 mẫu trong phần mềm ISE tự động trong phần cấu trúc của “Testbench”. Nếu bạn kiểm tra tệp, bạn sẽ thấy rằng cái mẫu sẽ chứa: + Tờ khai thành phần: Dựa trên Unit Under Test (UUT) cái mà bạn chọn + Tờ khai tín hiệu tại mức cao: Sử dụng cùng tên như là cổng trên mô-đun UUT + Thuyết minh và bản đồ cổng: Kết nối thành phần khai báo và tín hiệu + Vỏ quá trình kích thích đầu vào: Điểm khởi đầu thuận lợi cho kích thích tuần tự [...]... tập trong tương lai khi bạn sẽ cần phải bao gồm các tín hiệu từ các mô-đun cấp thấp hơn (UUT) trong cửa sổ dạng sóng Tính năng này cho phép bạn điều hướng đến bất kỳ khu vực của thiết kế và chọn đối tượng để xem trong cửa sổ dạng sóng +Bạn có thể kéo và thả các đối tượng vào cửa sổ dạng sóng Sau đó bạn có thể khởi động lại và chạy lại mô phỏng để tất cả các giá trị tín hiệu được hiển thị  Những lệnh... testbench Lưu ý rằng các công cụ XST là để tổng hợp và không biên dịch các tập tin mô phỏng Giả sử không có lỗi, kết quả mô phỏng của bạn sẽ trông tương tự như hình 7b-4.Your dạng sóng thực tế sẽ phản ánh các giá trị đầu vào mà bạn đã chọn và khoảng thời gian chính xác được áp dụng Hình 7b-4 Kết quả mô phỏng Bước 3: Xác minh tính năng lozic +Quan trọng: Lưu ý rằng khi ISE Simulator được kích hoạt, ngoài... được chứa trong dấu ngoặc kép Ví dụ: INP( 3 downto 2 ) . dạng sóng. Tính năng này cho phép bạn điều hướng đến bất kỳ khu vực của thiết kế và chọn đối tượng để xem trong cửa sổ dạng sóng. +Bạn có thể kéo và thả các đối tượng vào cửa sổ dạng sóng. . lỗi, kết quả mô phỏng của bạn sẽ trông tương tự như hình 7b-4.Your dạng sóng thực tế sẽ phản ánh các giá trị đầu vào mà bạn đã chọn và khoảng thời gian chính xác được áp dụng. Hình 7b-4. Kết. Testbench  5. Click vào “Next” Hộp thoại tiếp theo nhắc nhở bạn chọn mô-đun để kết hợp với tập tin “testbench”. Sự kết hợp này là 1 phần của khả năng quản lý tự động trong phần mềm ISE. 6. Chọn

Ngày đăng: 02/06/2014, 01:06

Từ khóa liên quan

Mục lục

  • Slide 1

  • VHDL Simulation and RTL Verification Lab

  • Giới Thiệu

  • Mục Tiêu

  • Cách Thức

  • Mục Tiêu

  • Sơ Đồ Chung Cho Thí Nghiệm

  • Bước 1:Tạo một Testbench

  • Bước 1:Tạo một Testbench

  • Bước 1:Tạo một Testbench

  • Bước 2:Tạo ra một đầu vào đơn giản Stimulus

  • Bước 3:Xác minh tính năng lozic

  • Bước 3: Xác minh tính năng lozic

  • Bước 3: Xác minh tính năng lozic

  • Kết Luận

  • Answers

  • Nhóm 2

Tài liệu cùng người dùng

Tài liệu liên quan