ĐỒ ÁN THIẾT KẾ MẠCH LOGIC Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 1 MỤC LỤC Trang Lời nói đầu 02 Phần 1: Cơ sở lý thuyết đề tài 03 1- 1. Tổng quan về mạch số 03 1- 2. Các hàm logic cơ bản 04 1- 3. Mạch điện cổng TTL 07 1- 4. Mạch logic tổ hợp 12 1- 5. Mạch dãy 23 1- 6. Bộ đếm 28 1- 7. Bộ tạo xung clock IC NE555 38 Phần 2:Quá trình thiết kế và nguyên lý hoạt động 41 2- 1. Tổng quan đề tài 41 2- 2. Chức năng của hệ thống hẹn giờ cho thiết bị điện 42 2- 3. Sơ đồ khối của hệ thống hẹn giờ cho thiết bị điện 42 2- 4. Thiết kế chi tiết từng khối 43 2- 5 Sơ đồ nguyên lý hệ thống hẹn giờ cho thiết bị điện 48 ânận Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 2 LỜI NÓI ĐẦU rong những năm gần đây công nghệ vi điện tử phát triển rất mạnh mẽ. Sự ra đời của các vi mạch cỡ lớn, cực lớn với giá thành giảm nhanh, khả năng lập trình ngày càng cao đã mang lại những thay đổi sâu sắc trong ngành kỹ thuật điện tử. Mạch số, ở những mức độ khác nhau đã và đang thâm nhập vào tất cả các thiết bị điện tử thông dụng và chuyên dụng. Vì vậy môn học: “Kỹ thuật số và mạch lôgic” sẽ giúp các sinh viên ngành điện tử tìm hiểu sâu sắc về điện tử số, nắm được những vấn đề cốt lõi, tăng cường năng lực giải quyết các vấn đề kỹ thuật trong thực tế. Sau khi đã được học môn: “Kỹ thuật số và mạch lôgic” và được sự hướng dẫn của cô giáo Nguyễn Thị Minh em đã chọn đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” làm đồ án môn học này. Với mục đích là vận dụng được những kiến thức điện tử số đã được học vào thiết kế những bài toán ứng dụng thực tế. Trong quá trình thực hiện đồ án không tránh khỏi những sai sót, em rất mong nhận được sự góp ý chỉ bảo thêm của thầy cô và bạn bè để có thể hoàn thiện hơn cho đề tài. Em xin chân thành cảm ơn cô giáo Nguyễn Thị Minh đã chỉ bảo tận tình trong quá trình thực hiện đề tài này, cảm ơn tất cả mọi ý kiến đóng góp của thầy cô và bạn bè. Sinh viên thực hiện ! T Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 3 ĐỒ ÁN THIẾT KẾ MẠCH LOGIC Đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” Giáo viên hướng dẫn: Nguyễn Thị Minh Sinh viên thực hiện: Nguyễn Đình Tuấn Lớp: 46K-ĐTVT, Khoa Công Nghệ PHẦN 1: CƠ SỞ LÝ THUYẾT ĐỀ TÀI 1- 1. Tổng quan về mạch số Các mạch xử lý tín hiệu chỉ ở mức cao và thấp gọi là mạch số. Căn cứ vào đặc điểm và chức năng logic, chúng ta phân loại mạch số thành hai loại chính: mạch tổ hợp và mạch dãy. 1- 1.1. Mạch tổ hợp Là mạch mà tín hiệu ra chỉ phụ thuộc vào tín hiệu vào. Phương trình tín hiệu ra của mạch: Y j = f j ( X 1 , X 2 , … X n ); j = 1÷ m Trong mạch có n đầu vào, m đầu ra. Các X i (i = 1÷n ) là các tín hiệu vào, các tín hiệu Y j (j = 1÷ m) là tín hiệu ra. X = { X 1 , X 2 , , X n } : Tập các tín hiệu vào. Y = { Y 1 , Y 2 , , Y m } : Tập hợp các tín hiệu ra. Lúc đó mô hình toán học hình 1.1,a được mô tả một cách tổng quát như hình 1.1,b. 1.1,a 1.1,b Hình 1.1: Mô hình toán học của mạch tổ hợp. 1- 1.2. Mạch dãy Là mạch có tín hiệu ra phụ thuộc không những vào tín hiệu vào mà còn phụ thuộc trạng thái trong của mạch, nghĩa là mạch có lưu trữ, nhớ các trạng thái. Mạch tổ hợp X 1 Mạch tổ hợp X 2 X 3 X n . . . . . . Y 1 Y 2 Y 3 Y m X Y Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 4 Trong mạch dãy trạng thái đầu ra ổn định ở thời điểm xét bất kỳ không chỉ phụ thuộc vào trạng thái đầu vào thời điểm đó mà còn phụ thuộc cả vào trạng thái bản thân mạch điện ở thời điểm trước (trạng thái trong).Cấu trúc mạch như hình 1.2 Hình 1.2: Sơ đồ khối mạch dãy. Xét hình 1.2, X(x1, x2, , xi) là tín hiệu đầu và ở thời điểm xét t n , Z(z 1 , z 2 , , z j ) là tín hiệu đầu ra ở tn, W (w 1 , w 2 , , w k ) là tín hiệu đầu vào mạch nhớ ở t n (tức là tín hiệu kích đồng bộ của FF), Y(y 1 , y 2 , , y L ) là tín hiệu ra mạch nhớ ở tn (tức là trạng thái hiện tại của FF). 1- 2. Các hàm logic cơ bản 1- 2.1. Hàm AND a. Ký hiệu: Ký hiệu của cổng AND như hình 1.3 Hình 1.3: Ký hiệu cổng AND. b. Bảng chân lí: Ta có bảng chân lí của hàm AND như sau (bảng 1.1): A B Z 0 0 0 0 1 0 1 0 0 1 1 1 Bảng 1.1: Bảng chân lí hàm AND c. Phương trình đầu ra: Mạch tổ hợp Mạch nh ớ X 1 X i X 2 Z 1 Z i W K Y L W 1 Y 1 Z 2 Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 5 Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm AND như sau: f (x 1 ,x 2 , , x n ) = x 1 .x 2 x n ; n = 1, 2, 3, Trong đó: f là đầu ra, x i là các đầu vào. Hàm AND là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 2.2. Hàm OR a. Ký hiệu: Ký hiệu của cổng OR như hình 1.4 Hình 1.4: Ký hiệu cổng OR. b. Bảng chân lí: Ta có bảng chân lí của hàm AND như sau (bảng 1.2): A B Z 0 0 0 0 1 1 1 0 1 1 1 1 Bảng 1.2: Bảng chân lí hàm OR. c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm OR như sau: f (x 1 , x 2 , , x n ) = x 1 + x 2 + + x n ; n = 1, 2, 3, Trong đó: f là đầu ra, x i là các đầu vào. Hàm OR là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 2.3. Hàm NOT a. Ký hiệu: Ký hiệu của cổng NOT như hình 1.5 Hình 1.5: Ký hiệu cổng NOT. b. Bảng chân lí: Ta có bảng chân lí của hàm NOT như sau (bảng 1.3): A Z 0 1 Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 6 1 0 Bảng 1.3: Bảng chân lí hàm NOT c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOT như sau: f (x) = x Trong đó: f là đầu ra, x đầu vào. Hàm NOT là hàm có đầu vào và đầu ra duy nhất. 1- 2.4. Hàm NOR a. Ký hiệu: Ký hiệu của cổng NOR như hình 1.6. Hình 1.6: Ký hiệu cổng NOR. b. Bảng chân lí: Ta có bảng chân lí của hàm NOR như sau (bảng 1.4): A B Z 1 1 0 0 1 0 1 0 0 0 0 1 Bảng 1.4: Bảng chân lí hàm NOR c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOR như sau: f (x 1 , x 2 , , x n ) = x 1 + x 2 + + x n ; với n = 1, 2, 3, Trong đó: f là đầu ra. x i là các đầu vào. Hàm NOR là hàm một hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 2.5. Hàm NAND a. Ký hiệu: Ký hiệu của cổng NAND như hình 1.7. Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 7 Hình 1.7: Ký hiệu cổng NAND. b. Bảng chân lí: Ta có bảng chân lí của hàm NAND như sau (bảng 1.5): A B Z 1 1 0 0 1 1 1 0 1 0 0 1 Bảng 1.5: Bảng chân lí hàm NAND c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NAND như sau: f (x 1 , x 2 , , x n ) = x 1 .x 2 x n ; với n = 1, 2, 3, Trong đó: f là đầu ra, x i là các đầu vào. Hàm NAND là hàm một hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 3. Mạch điện cổng TTL (TRANSISTOR – TRANSISTOR - LOGIC) 1- 3.1. IC 74LS04: Mạch đảo a. Sơ đồ chân: Sơ đồ chân của 74LS04 như hình 1.8. Hình 1.8: Sơ đồ chân IC 74LS04 b. Cấu tạo: IC 74LS04 gồm 6 cổng NOT tích hợp trên một đế bán dẫn. Đầu vào của cổng NOT tại các chân: 1, 3, 5, 9, 11, 13, đầu ra tại các chân: 2, 4, 6, 8, 10, 12, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 8 74LS04 hoạt động như cổng NOT các lối ra Y là phủ định của lối vào A: Y i = A i , i = 1, 2, …, 6. 1- 3.2. IC 74LS08: Mạch và a. Sơ đồ chân: Sơ đồ chân của 74LS08 như hình 1.9. Hình 1.9: Sơ đồ chân IC 74LS08 b. Cấu tạo: IC 74LS08 gồm 4 cổng AND 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOT tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 - 13, đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS08 hoạt động như cổng AND các lối ra Y là tích của 2 lối vào A và B: Y i = A i .B i , i = 1, 2, …, 4. 1- 3.3. IC 74LS32: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74LS32 như hình 1.10. Hình 1.10: Sơ đồ chân IC 74LS32 b. Cấu tạo: Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 9 IC 74LS32 gồm 4 cổng OR 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng OR tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 – 13, đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS32 hoạt động như cổng OR các lối ra Y là tổng của 2 lối vào A và B: Y i = A i + B i , i = 1, 2, …, 4. 1- 3.4. IC 74LS02: Mạch hoặc phủ định a. Sơ đồ chân: Sơ đồ chân của 74LS02 như hình 1.11. Hình 1.11: Sơ đồ chân IC 74LS02 b. Cấu tạo: IC 74LS02 gồm 4 cổng NOR 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOR tại các chân: 2 - 3, 5 - 6, 8 - 9, 11 – 12, đầu ra tại các chân: 1, 4, 10, 13, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS02 hoạt động như cổng NOR các lối ra Y là phủ định của tổng 2 lối vào A và B: Y i = A i + B i , i = 1, 2, …, 4. 1- 3.5. IC 74HC4075: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74HC4075 như hình 1.12. [...]... tương ứng 1- 5 Mạch dãy Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 22 Đồ án mạch logic GVHD:Nguyễn Thị Minh 1- 5.1 Các bước thiết kế mạch dãy Quá trình thiết kế mạch dãy được mô tả như ở lưu đồ hình 1.26 Xác định bài toán Xác định tín hiệu vào ra Đồ hình trạng thái, bảng trạng thái, bảng tín hiệu vào ra Tối thiểu hoá trạng thái Xác định hệ phương trình Sơ đồ thực hiện Hình... JK - FF Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 28 Đồ án mạch logic GVHD:Nguyễn Thị Minh d Phương trình kích: Từ bảng trạng thái ta xác định được: K = J = 1 e Sơ đồ thực hiện: (hình 1.35) J Q Xa Ck K Q “1” Hình 1.35: Sơ đồ mạch của bộ đếm MOD 2 dùng JK - FF 1- 6.2 Thiết kế bộ đếm nhị phân đồng bộ MOD 3 (Kđ = 3): a Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái... Ck K1 Q1 “1” Hình 1.39: Sơ đồ mạch của bộ đếm MOD 3 dùng JK - FF 1- 6.3 Thiết kế bộ đếm thuận đồng bộ MOD 5 (Kđ = 5): a Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Mô hình yêu cầu của bộ đếm thuận đồng bộ MOD 5 như sau: CP Xung đếm Bộ đếm thuận Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện B Tín hiệu chuyển vị SVTH: Nguyễn Đình Tuấn 30 Đồ án mạch logic GVHD:Nguyễn Thị Minh... 3 , B = Q 3 Q n Q 1n 2 Từ bảng 29 ta rút ra K3 = K1 = 1 e Sơ đồ thực hiện: (hình 1.43) Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 32 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.43: Sơ đồ logic của bộ đếm MOD 5 1- 6.4 Thiết kế bộ đếm nghịch thập phân đồng bộ (Kđ = 10): a Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Mô hình yêu cầu của bộ đếm nghịch... Từ bảng chức năng ta có phưng trình đầu ra Y như sau: Y = GAD0 + GAD1 d Sơ đồ logic: (hình 1.21) Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 18 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.21: Sơ đồ logic MUX: 21 1- 4.3 Một số IC logic tổ hợp a IC 74LS47: - Sơ đồ chân: (hình 1.22) Hình 1.22: Sơ đồ chân ra 74LS47 A, B, C, D: các đầu vào BCD4821 RBI: đầu vào xoá gợn sóng... Hình 1.26: Các bước thiết kế mạch dãy 1- 5.2 Các trigger (Flip - Flop) a Trigger JK: - Sơ đồ khối: JK - FF là FF có 2 đầu vào điều khiển J,K Sơ đồ khối của JK - FF được biểu diễn trên hình 1.27 J Q JK- FF K Q J Hình 1.27: Sơ đồ khối JK - FF - Bảng chân lí: J 0 0 0 K 0 0 1 Q 0 1 0 Q' 0 1 0 Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 23 J 0 0 1 1 Đồ án mạch logic 0 1 1 1 1 1... Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 16 Đồ án mạch logic GVHD:Nguyễn Thị Minh f = D + CB + CA + BA, f = D + CB + CA + BA g = D + CB + CB + BA, g = D + CB + CB + BA - Sơ đồ logic: (hình 1.19) Hình 1.19: bộ giải mã BCD8421 sang LED 7 đoạn: 1- 4.2 Thiết kế bộ dồn kênh MUX: 21: a Phân tích yêu cầu: Sơ đồ khối: (hình 1.22) G D0 D1 MUX: 2 1 Y A Hình 1.20: Sơ đồ khối... SVTH: Nguyễn Đình Tuấn 24 Đồ án mạch logic GVHD:Nguyễn Thị Minh - Sơ đồ logic JK - FF: (hình 1.28) 1.28,a 1.28,b Hình 1.28: Sơ đồ cổng NAND của JK - FF Từ phương trình trên ta xây đựng được sơ đồ như hình 1.28, trong đó 1.28,a là JK – FF làm việt ở chế độ không đồng bộ, 1.28,b là JK-FF làm việc đồng bộ Ck ở mức cao “H” 2 tín hiệu thiết lập (Pr) và xoá (Cl) cho FF b Trigger T: - Sơ đồ khối: T - FF là FF... vào A, B, C: Yi = Ai.Bi.Ci, i = 1, 2, 3 1- 3.8 IC 74HC4072: Mạch hoặc a Sơ đồ chân: Sơ đồ chân của 74HC4072 như hình 1.15 Hình 1.15: Sơ đồ chân IC 74HC4072 b Cấu tạo: Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 11 Đồ án mạch logic GVHD:Nguyễn Thị Minh IC 74HC4072 gồm 2 cổng OR 4 đầu vào tích hợp trên một đế bán dẫn Đầu vào của cổng OR tại các chân: 1 - 2 - 3 - 4 - 5 ,... này có tên là T -FF - Đồ hình trạng thái: (hình 1.30) Hình 1.30: Đồ hình trạng thái của T - FF - Bảng Karnaugh: (bảng 1.18) Q' Q T 0 0 1 1 1 1 Bảng 1.18: Bảng Karnaugh của trigger T – FF - Phương trình đặc trưng: Phương trình T - FF có dạng: Q' = TQ + T = T Q - Sơ đồ logic JK - FF: (hình 1.31) Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 26 Đồ án mạch logic GVHD:Nguyễn Thị . T Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 3 ĐỒ ÁN THIẾT KẾ MẠCH LOGIC Đề tài: Thiết. ĐỒ ÁN THIẾT KẾ MẠCH LOGIC Đồ án mạch logic GVHD:Nguyễn Thị Minh Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: