Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

106 1.3K 18
Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

Thông tin tài liệu

1 TRƯỜNG ĐẠI HỌC VINH KHOA ĐIỆN TỬ - VIỄN THÔNG ĐỒ ÁN TỐT NGHIỆP ĐẠI HỌC Đề tài: GIÁM SÁT ĐIỀU KHIỂN THIẾT BỊ QUA MẠNG ETHERNET TRÊN NỀN FPGA Giảng viên hướng dẫn: ThS. LÊ ĐÌNH CÔNG Sinh viên thực hiện : NGUYỄN HỮU TUYẾN Lớp : 48K ĐTVT NGHỆ AN, 01-2012 MỤC LỤC Trang MỤC LỤC .2 DANH MỤC BẢNG 10 CÁC TỪ VIẾT TẮT ĐƯỢC SỬ DỤNG TRONG ĐỒ ÁN 13 CHƯƠNG 1: LÝ THUYẾT VỀ ETHERNET CÁC PHƯƠNG THỨC TRUYỀN TIN DỰA THEO CHUẨN ETHERNET .16 1.1Lý thuyết về Ethernet .16 Hình 1.1: Ethernet/IEE 802.3 trong tập chuẩn IEEE 802 .17 1.1.4Cấu trúc gói Ethernet .20 Hình 1.2: Cấu trúc khung MAC theo IEEE 802.3/ Ethernet 20 1.1.5Truy cập BUS 22 Hình 1.3: Minh họa phương pháp CSMA/CD .23 1.1.6Chuẩn IEEE 802 25 1.2Các phương thức truyền tin dựa theo chuẩn Ethernet 27 1.2.1Họ giao thức TCP/IP .27 Hình 1.4: Kiến trúc giao thức TCP/IP 28 Hình 1.5:Gói dữ liệu trong lớp liên kết dữ liệu .32 1.2.2Các phương thức truyền tin dựa theo chuẩn Ethernet .32 Hình 1.6: Mô hình HTTP 33 Hình 1.7: Tổ chức địa chỉ IP .35 Hình 1.8: Mạng con mặt nạ 36 Hình 1.9 : Cấu trúc gói IP .37 Hình 1.10: Khuôn dạng TCP segment .39 Hình 1.11: Quá trình thiết lập kết nối của giao thức TCP 42 Hình 1.12: Khuôn dạng UDP datagram 46 Kết luận chương 46 2 CHƯƠNG 2: TỔNG QUAN VỀ FPGA VI ĐIỀU KHIỂN NHÚNG MCROBLAZE .47 2.1Tổng quan về FPGA ngôn ngữ VHDL 47 2.1.1Khái niệm về FPGA .47 2.1.2Kiến trúc FPGA .49 Hình 2.1: Kiến trúc chung của FPGA .49 Hình 2.2: Một logic Block điển hình .50 Hình 2.3: Configurable Logic Blocks 51 Hình 2.4: Programmable Interconnect 52 Hình 2.5: Câu trúc các thành phần của SPARTAN-3A .55 2.1.3Trình tự thiết kế một chip .55 Hình 2.6: Design Flow 55 2.1.4Ngôn ngữ mô tả phần cứng VHDL .59 Hình 2.7: Qui trình thiết kế chip dựa trên VHDL 61 2.2Giới thiệu mạch phát triển SPTARTAN-3E 62 Hình 2.8: Kit Spartan-3E 62 2.1Giới thiệu về MICROBLAZE .63 2.1.1Kiến trúc cơ bản .63 Hình 2.10: Sơ đồ khối lõi Microblaze .63 Hình 2.11: Kiến trúc đường ống trong microblaze .65 Hình 2.12: Định dạng FTU .66 Hình 2.13: Các vùng nhớ của Microblaze .68 Hình 2.14: Địa chỉ tổng quát của bộ nhớ 69 2.1.2Giao tiếp tín hiệu trong Microblaze .69 Hình 2.15: Hệ thống BUS điển hình của Microblaze 70 2.2Giới thiệu hãng xilinx các công cụ lập trình .70 Kết luận chương 72 3 CHƯƠNG 3: XÂY DỰNG HỆ THỐNG GIÁM SÁT ĐIỀU KHIỂN THIẾT BỊ QUA MẠNG ETHERNET .73 3.1 Sơ đồ cấu trúc hệ thống giám sát điều khiển thiết bị .73 Hình 3.1 Sơ đồ khối hệ thống 73 3.2 Lưu đồ thuật toán 73 Hình 3.2: Lưu đồ thuật toán hệ thống 74 3.3 Giao diện điều khiển web server 77 3.3.1 Giới thiệu về ngôn ngữ JavaScript 77 3.3.2 Thiết kế giao diện điều khiển hệ thống .79 Hình 3.8: Giao diện điều khiển giám sát thiết bị 79 3.4. Mô phỏng kết quả 79 Hình 3.9: Hình test 1 LED sáng trạng thái chuyển mạch là 1001 80 Hình 3.10: Hình test 2 Led tắt trạng thái chuyển mạch là 1101 .81 Kết luận chương 82 KẾT LUẬN 83 TÀI LIỆU THAM KHẢO .84 MỤC LỤC .2 DANH MỤC BẢNG 10 CÁC TỪ VIẾT TẮT ĐƯỢC SỬ DỤNG TRONG ĐỒ ÁN 13 CHƯƠNG 1: LÝ THUYẾT VỀ ETHERNET CÁC PHƯƠNG THỨC TRUYỀN TIN DỰA THEO CHUẨN ETHERNET .16 1.1Lý thuyết về Ethernet .16 Hình 1.1: Ethernet/IEE 802.3 trong tập chuẩn IEEE 802 .17 1.1.4Cấu trúc gói Ethernet .20 Hình 1.2: Cấu trúc khung MAC theo IEEE 802.3/ Ethernet 20 1.1.5Truy cập BUS 22 Hình 1.3: Minh họa phương pháp CSMA/CD .23 4 1.1.6Chuẩn IEEE 802 25 1.2Các phương thức truyền tin dựa theo chuẩn Ethernet 27 1.2.1Họ giao thức TCP/IP .27 Hình 1.4: Kiến trúc giao thức TCP/IP 28 Hình 1.5:Gói dữ liệu trong lớp liên kết dữ liệu .32 1.2.2Các phương thức truyền tin dựa theo chuẩn Ethernet .32 Hình 1.6: Mô hình HTTP 33 Hình 1.7: Tổ chức địa chỉ IP .35 Hình 1.8: Mạng con mặt nạ 36 Hình 1.9 : Cấu trúc gói IP .37 Hình 1.10: Khuôn dạng TCP segment .39 Hình 1.11: Quá trình thiết lập kết nối của giao thức TCP 42 Hình 1.12: Khuôn dạng UDP datagram 46 Kết luận chương 46 CHƯƠNG 2: TỔNG QUAN VỀ FPGA VI ĐIỀU KHIỂN NHÚNG MCROBLAZE .47 2.1Tổng quan về FPGA ngôn ngữ VHDL 47 2.1.1Khái niệm về FPGA .47 2.1.2Kiến trúc FPGA .49 Hình 2.1: Kiến trúc chung của FPGA .49 Hình 2.2: Một logic Block điển hình .50 Hình 2.3: Configurable Logic Blocks 51 Hình 2.4: Programmable Interconnect 52 Hình 2.5: Câu trúc các thành phần của SPARTAN-3A .55 2.1.3Trình tự thiết kế một chip .55 Hình 2.6: Design Flow 55 2.1.4Ngôn ngữ mô tả phần cứng VHDL .59 Hình 2.7: Qui trình thiết kế chip dựa trên VHDL 61 5 2.2Giới thiệu mạch phát triển SPTARTAN-3E 62 Hình 2.8: Kit Spartan-3E 62 2.1Giới thiệu về MICROBLAZE .63 2.1.1Kiến trúc cơ bản .63 Hình 2.10: Sơ đồ khối lõi Microblaze .63 Hình 2.11: Kiến trúc đường ống trong microblaze .65 Hình 2.12: Định dạng FTU .66 Hình 2.13: Các vùng nhớ của Microblaze .68 Hình 2.14: Địa chỉ tổng quát của bộ nhớ 69 2.1.2Giao tiếp tín hiệu trong Microblaze .69 Hình 2.15: Hệ thống BUS điển hình của Microblaze 70 2.2Giới thiệu hãng xilinx các công cụ lập trình .70 Kết luận chương 72 CHƯƠNG 3: XÂY DỰNG HỆ THỐNG GIÁM SÁT ĐIỀU KHIỂN THIẾT BỊ QUA MẠNG ETHERNET .73 3.1 Sơ đồ cấu trúc hệ thống giám sát điều khiển thiết bị .73 Hình 3.1 Sơ đồ khối hệ thống 73 3.2 Lưu đồ thuật toán 73 Hình 3.2: Lưu đồ thuật toán hệ thống 74 3.3 Giao diện điều khiển web server 77 3.3.1 Giới thiệu về ngôn ngữ JavaScript 77 3.3.2 Thiết kế giao diện điều khiển hệ thống .79 Hình 3.8: Giao diện điều khiển giám sát thiết bị 79 3.4. Mô phỏng kết quả 79 Hình 3.9: Hình test 1 LED sáng trạng thái chuyển mạch là 1001 80 Hình 3.10: Hình test 2 Led tắt trạng thái chuyển mạch là 1101 .81 Kết luận chương 82 KẾT LUẬN 83 6 TÀI LIỆU THAM KHẢO .84 DANH MỤC HÌNH ẢNH TRONG ĐỒ ÁN MỤC LỤC .2 DANH MỤC BẢNG 10 CÁC TỪ VIẾT TẮT ĐƯỢC SỬ DỤNG TRONG ĐỒ ÁN 13 CHƯƠNG 1: LÝ THUYẾT VỀ ETHERNET CÁC PHƯƠNG THỨC TRUYỀN TIN DỰA THEO CHUẨN ETHERNET .16 1.1Lý thuyết về Ethernet .16 Hình 1.1: Ethernet/IEE 802.3 trong tập chuẩn IEEE 802 .17 1.1.4Cấu trúc gói Ethernet .20 Hình 1.2: Cấu trúc khung MAC theo IEEE 802.3/ Ethernet 20 1.1.5Truy cập BUS 22 Hình 1.3: Minh họa phương pháp CSMA/CD .23 1.1.6Chuẩn IEEE 802 25 1.2Các phương thức truyền tin dựa theo chuẩn Ethernet 27 1.2.1Họ giao thức TCP/IP .27 Hình 1.4: Kiến trúc giao thức TCP/IP 28 7 Hình 1.5:Gói dữ liệu trong lớp liên kết dữ liệu .32 1.2.2Các phương thức truyền tin dựa theo chuẩn Ethernet .32 Hình 1.6: Mô hình HTTP 33 Hình 1.7: Tổ chức địa chỉ IP .35 Hình 1.8: Mạng con mặt nạ 36 Hình 1.9 : Cấu trúc gói IP .37 Hình 1.10: Khuôn dạng TCP segment .39 Hình 1.11: Quá trình thiết lập kết nối của giao thức TCP 42 Hình 1.12: Khuôn dạng UDP datagram 46 Kết luận chương 46 CHƯƠNG 2: TỔNG QUAN VỀ FPGA VI ĐIỀU KHIỂN NHÚNG MCROBLAZE .47 2.1Tổng quan về FPGA ngôn ngữ VHDL 47 2.1.1Khái niệm về FPGA .47 2.1.2Kiến trúc FPGA .49 Hình 2.1: Kiến trúc chung của FPGA .49 Hình 2.2: Một logic Block điển hình .50 Hình 2.3: Configurable Logic Blocks 51 Hình 2.4: Programmable Interconnect 52 Hình 2.5: Câu trúc các thành phần của SPARTAN-3A .55 2.1.3Trình tự thiết kế một chip .55 Hình 2.6: Design Flow 55 2.1.4Ngôn ngữ mô tả phần cứng VHDL .59 Hình 2.7: Qui trình thiết kế chip dựa trên VHDL 61 2.2Giới thiệu mạch phát triển SPTARTAN-3E 62 Hình 2.8: Kit Spartan-3E 62 2.1Giới thiệu về MICROBLAZE .63 2.1.1Kiến trúc cơ bản .63 8 Hình 2.10: Sơ đồ khối lõi Microblaze .63 Hình 2.11: Kiến trúc đường ống trong microblaze .65 Hình 2.12: Định dạng FTU .66 Hình 2.13: Các vùng nhớ của Microblaze .68 Hình 2.14: Địa chỉ tổng quát của bộ nhớ 69 2.1.2Giao tiếp tín hiệu trong Microblaze .69 Hình 2.15: Hệ thống BUS điển hình của Microblaze 70 2.2Giới thiệu hãng xilinx các công cụ lập trình .70 Kết luận chương 72 CHƯƠNG 3: XÂY DỰNG HỆ THỐNG GIÁM SÁT ĐIỀU KHIỂN THIẾT BỊ QUA MẠNG ETHERNET .73 3.1 Sơ đồ cấu trúc hệ thống giám sát điều khiển thiết bị .73 Hình 3.1 Sơ đồ khối hệ thống 73 3.2 Lưu đồ thuật toán 73 Hình 3.2: Lưu đồ thuật toán hệ thống 74 3.3 Giao diện điều khiển web server 77 3.3.1 Giới thiệu về ngôn ngữ JavaScript 77 3.3.2 Thiết kế giao diện điều khiển hệ thống .79 Hình 3.8: Giao diện điều khiển giám sát thiết bị 79 3.4. Mô phỏng kết quả 79 Hình 3.9: Hình test 1 LED sáng trạng thái chuyển mạch là 1001 80 Hình 3.10: Hình test 2 Led tắt trạng thái chuyển mạch là 1101 .81 Kết luận chương 82 KẾT LUẬN 83 TÀI LIỆU THAM KHẢO .84 9 DANH MỤC BẢNG MỤC LỤC .2 DANH MỤC BẢNG 10 CÁC TỪ VIẾT TẮT ĐƯỢC SỬ DỤNG TRONG ĐỒ ÁN 13 CHƯƠNG 1: LÝ THUYẾT VỀ ETHERNET CÁC PHƯƠNG THỨC TRUYỀN TIN DỰA THEO CHUẨN ETHERNET .16 1.1Lý thuyết về Ethernet .16 Hình 1.1: Ethernet/IEE 802.3 trong tập chuẩn IEEE 802 .17 1.1.4Cấu trúc gói Ethernet .20 Hình 1.2: Cấu trúc khung MAC theo IEEE 802.3/ Ethernet 20 1.1.5Truy cập BUS 22 Hình 1.3: Minh họa phương pháp CSMA/CD .23 1.1.6Chuẩn IEEE 802 25 1.2Các phương thức truyền tin dựa theo chuẩn Ethernet 27 1.2.1Họ giao thức TCP/IP .27 Hình 1.4: Kiến trúc giao thức TCP/IP 28 Hình 1.5:Gói dữ liệu trong lớp liên kết dữ liệu .32 1.2.2Các phương thức truyền tin dựa theo chuẩn Ethernet .32 Hình 1.6: Mô hình HTTP 33 Hình 1.7: Tổ chức địa chỉ IP .35 Hình 1.8: Mạng con mặt nạ 36 Hình 1.9 : Cấu trúc gói IP .37 Hình 1.10: Khuôn dạng TCP segment .39 Hình 1.11: Quá trình thiết lập kết nối của giao thức TCP 42 Hình 1.12: Khuôn dạng UDP datagram 46 Kết luận chương 46 CHƯƠNG 2: TỔNG QUAN VỀ FPGA VI ĐIỀU KHIỂN NHÚNG MCROBLAZE .47 10 . 1 TRƯỜNG ĐẠI HỌC VINH KHOA ĐIỆN TỬ - VIỄN THÔNG ĐỒ ÁN TỐT NGHIỆP ĐẠI HỌC Đề tài: GIÁM SÁT VÀ ĐIỀU KHIỂN THIẾT BỊ QUA MẠNG ETHERNET TRÊN NỀN FPGA Giảng. chương 72 3 CHƯƠNG 3: XÂY DỰNG HỆ THỐNG GIÁM SÁT VÀ ĐIỀU KHIỂN THIẾT BỊ QUA MẠNG ETHERNET. 73

Ngày đăng: 18/12/2013, 20:04

Hình ảnh liên quan

Hình 1.4: Kiến trúc giao thức TCP/IP. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 1.4.

Kiến trúc giao thức TCP/IP Xem tại trang 28 của tài liệu.
Hình 1.5:Gói dữliệu trong lớp liên kết dữ liệu. 1.2.2 Các phương thức truyền tin dựa theo chuẩn Ethernet - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 1.5.

Gói dữliệu trong lớp liên kết dữ liệu. 1.2.2 Các phương thức truyền tin dựa theo chuẩn Ethernet Xem tại trang 32 của tài liệu.
Hình 1.6: Mô hình HTTP. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 1.6.

Mô hình HTTP Xem tại trang 33 của tài liệu.
Hình 1. 9: Cấu trúc gói IP. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 1..

9: Cấu trúc gói IP Xem tại trang 37 của tài liệu.
Hình 1.10: Khuôn dạng TCP segment. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 1.10.

Khuôn dạng TCP segment Xem tại trang 39 của tài liệu.
Hình 1.11: Quá trình thiết lập kết nối của giao thức TCP. Thiết lập kết nối: - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 1.11.

Quá trình thiết lập kết nối của giao thức TCP. Thiết lập kết nối: Xem tại trang 42 của tài liệu.
Hình 1.12: Khuôn dạng UDP datagram. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 1.12.

Khuôn dạng UDP datagram Xem tại trang 46 của tài liệu.
Hình 2.1: Kiến trúc chung của FPGA. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.1.

Kiến trúc chung của FPGA Xem tại trang 49 của tài liệu.
Hình 2.3: Configurable Logic Blocks. Programmable Interconnect - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.3.

Configurable Logic Blocks. Programmable Interconnect Xem tại trang 51 của tài liệu.
Hình 2.4: Programmable Interconnect. Mạch đồng hồ(Clock Circuitry ) - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.4.

Programmable Interconnect. Mạch đồng hồ(Clock Circuitry ) Xem tại trang 52 của tài liệu.
Các phần tử này được tổ chức như trong hình sau: - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

c.

phần tử này được tổ chức như trong hình sau: Xem tại trang 54 của tài liệu.
Hình 2.5: Câu trúc các thành phần của SPARTAN-3A. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.5.

Câu trúc các thành phần của SPARTAN-3A Xem tại trang 55 của tài liệu.
Hình 2.7: Qui trình thiết kế chip dựa trên VHDL. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.7.

Qui trình thiết kế chip dựa trên VHDL Xem tại trang 61 của tài liệu.
Hình 2.9: Các thành phần của Kit Spartan-3E. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.9.

Các thành phần của Kit Spartan-3E Xem tại trang 62 của tài liệu.
Hình 2.8: Kit Spartan-3E. Các thành phần của KIT - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.8.

Kit Spartan-3E. Các thành phần của KIT Xem tại trang 62 của tài liệu.
Hình 2.10: Sơ đồ khối lõi Microblaze. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.10.

Sơ đồ khối lõi Microblaze Xem tại trang 63 của tài liệu.
Bảng 2.1: Cấu hình tổng quát tính năng của microblaze qua các phiên bản - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Bảng 2.1.

Cấu hình tổng quát tính năng của microblaze qua các phiên bản Xem tại trang 64 của tài liệu.
Hình 2.11: Kiến trúc đường ống trong microblaze. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.11.

Kiến trúc đường ống trong microblaze Xem tại trang 65 của tài liệu.
Hình 2.13: Các vùng nhớ của Microblaze. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.13.

Các vùng nhớ của Microblaze Xem tại trang 68 của tài liệu.
Hình 2.14: Địa chỉ tổng quát của bộ nhớ. 2.1.2 Giao tiếp tín hiệu trong Microblaze - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.14.

Địa chỉ tổng quát của bộ nhớ. 2.1.2 Giao tiếp tín hiệu trong Microblaze Xem tại trang 69 của tài liệu.
Hình 2.15: Hệ thống BUS điển hình của Microblaze. 2.2 Giới thiệu hãng xilinx và các công cụ lập trình - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 2.15.

Hệ thống BUS điển hình của Microblaze. 2.2 Giới thiệu hãng xilinx và các công cụ lập trình Xem tại trang 70 của tài liệu.
Hình 3.1 Sơ đồ khối hệ thống - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 3.1.

Sơ đồ khối hệ thống Xem tại trang 73 của tài liệu.
CHƯƠNG 3: XÂY DỰNG HỆ THỐNG GIÁM SÁT VÀ ĐIỀU KHIỂN THIẾT BỊ QUA MẠNG ETHERNET - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

3.

XÂY DỰNG HỆ THỐNG GIÁM SÁT VÀ ĐIỀU KHIỂN THIẾT BỊ QUA MẠNG ETHERNET Xem tại trang 73 của tài liệu.
Hình 3.2: Lưu đồ thuật toán hệ thống. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 3.2.

Lưu đồ thuật toán hệ thống Xem tại trang 74 của tài liệu.
Hình 3.4: Lưu đồ thực hiện thủ tục Network_thread. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 3.4.

Lưu đồ thực hiện thủ tục Network_thread Xem tại trang 75 của tài liệu.
N Kiểu yêu cầu  - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

i.

ểu yêu cầu Xem tại trang 76 của tài liệu.
Hình 3.6:a) Lưu đồ thực hiện thủ tục Web_application_thread. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 3.6.

a) Lưu đồ thực hiện thủ tục Web_application_thread Xem tại trang 76 của tài liệu.
Hình 3.8: Giao diện điều khiển và giám sát thiết bị. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 3.8.

Giao diện điều khiển và giám sát thiết bị Xem tại trang 79 của tài liệu.
Hình 3.9: Hình test 1 LED sáng và trạng thái chuyển mạch là 1001. - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 3.9.

Hình test 1 LED sáng và trạng thái chuyển mạch là 1001 Xem tại trang 80 của tài liệu.
Hình 3.10: Hình test 2 Led tắt và trạng thái chuyển mạch là 1101. Một số bước thực hiện trong chương trình: - Giám sát và điều khiển thiết bị qua mạng ETHERNET trên nền FPGA luận văn tốt nghiệp đại học

Hình 3.10.

Hình test 2 Led tắt và trạng thái chuyển mạch là 1101. Một số bước thực hiện trong chương trình: Xem tại trang 81 của tài liệu.

Từ khóa liên quan

Tài liệu cùng người dùng

  • Đang cập nhật ...

Tài liệu liên quan