Tìm hiểu vi xử lý apple a5

Thông tin tài liệu

HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG ---------------------------------------- TÌM HIỂU VỀ KIẾN TRÚC VI XỬ LÍ APPLE A5 THẾ HỆ THỨ NHẤT DÀNH CHO IPAD2 VÀ IPHONE4S HÀ NỘI 2012 I. Giới thiệu tổng quát về VXL. II. Kiến trúc vi xử lí. III. Các đặc tính và công nghệ mới. IV. Kết luận. V. Tài liệu. I. GIỚI THIỆU VỀ VI XỬ LÍ APPLE A5 THẾ HỆ THỨ NHẤT 1. Bước tiến mới của Apple với vi xử lý A5 Chỉ một thời gian ngắn kể từ khi ra mắt, chip A4 của Apple đã dành được thành công lớn với sự quan tâm của nhiều người thì ngay năm sau đó, Apple lại hâm nóng những tín đồ của mình nói riêng và giới công nghệ nói chung bằng sản phẩm mới của họ - 1 vi xử lý đồ họa 2 nhân mã hiệu SGX543 được nâng cấp từ phiên bản đơn nhân SGX535 dùng trong chip A4 (còn có tên gọi khác là PowerVR535). Điều thú vị nhất trong nước cờ này của Apple là năng lực xử lý đồ họa của A5 tăng rất nhiều so với vi xử lý hiện tại khiến cho việc tăng độ phân giải của iPad tăng lên gấp 4 lần để đạt độ phân giải của Retina trở nên khả thi hơn bao giờ hết. Bộ xử lý A5 không đơn thuần chỉ là một CPU mà chính xác thì nó là một chip tất cả trong một (System on Chip –SoC) -một mạch tích hợp chip có chứa tất cả các loại tín hiệu trên một nền chip duy nhất được thiết kế bởi Apple Inc và sản xuất bởi Samsung để thay thế cho vi xử lí A4 trước đó. Liệu rằng đây có phải là một nền tảng vững chắc cho sản phẩm iPhone 5 sắp tới của Apple hay không? Chúng ta sẽ cùng xem xét về kiến trúc của bộ vi xử lý này. 2. Apple A5 với bước tiến từ lõi đơn sang lõi kép Nếu Chip SoC A4 là sự kết hợp của chip xử lí ARM Cortex-A9, nhân đồ họa ARM Mali50 và chip quản lí bộ nhớ trong một lõi duy nhất thì chip SoC A5 được kết hợp bởi ARM Cortex-A9 MP2 với NEON SIMD và một lõi kép PowerVR SGX543MP2 GPU có thể di chuyển 35 triệu đa giác mỗi giây ở 200MHz. Công nghệ NEON SIDM cung cấp tốc độ xử lí tín hiệu cao. Về cơ bản, hầu hết các điện thoại thông minh và notepads đều dựa trên bộ vi xử lý với nền tảng ARM nhưng ở A5 có một sự khác biệt do Apple thúc đẩy sản phẩm của mình tích hợp chặt chẽ với bộ nhớ RAM để làm giảm chi phí chip. Nhờ 2 lõi chạy ở tốc độ 1GHz nên Apple A5 cung cấp hiệu suất tăng gấp 2 lần, sức mạnh đồ họa tăng gấp 7 lần so với bộ xử lý A4 với 1 lõi đơn. Thông số kĩ thuật của Apple A5: Mặt cắt Apple A5 II. KIẾN TRÚC VI XỬ LÝ APPLE A5 1.Sơ đồ khối bộ xử lý và bộ xử lý đồ họa Apple hiện chỉ phát triển 2 loại SoC là A4 và A5 được dung cho iPad và iPhone4. Thực tế, Apple lấy nguồn SoC trực tiếp từ Samsung – hãng có Đặc tính vật lý kĩ thuật Kích thước Die 12.1mmx10.1mm=122.2mm 2 Mã sản phẩm S5L8940X Số lát kim loại 9 (8 lát đồng và 1 lát nhôm) Số lát polime 1 Loại Package PoP Kích thước Package 16.7mmx14.3mm=238.8mm 2 In thạch bản 45nm Hiệu năng kĩ thuật Số lõi 2 Lõi ARM CortexA9 Tốc độc đồng hồ Từ 800MHz đến 1GHz Loại DRAM LPDDR2 Dung lượng RAM 512MB sản phẩm mang tên Exynos nhưng khi iPad ra mắt, chúng đã được đổi tên là Apple A4 và kế tiếp đó là A5. Apple A4 là Soc tích hợp vi xử lý ARM Cortex A8 lõi đơn tốc độ từ 800MHz đến 1GHz và GPU PowerVR SGX535 được sản xuất trên quy trình 45nm . ở A5 sức mạnh đã được cải thiện đáng kể với việc tích hợp vi xử lý ARM Cortex A9 lõi kép và GPU PowerVR SGX543MP2 lõi kép cùng bộ nhớ RAM 512MB. Dưới đây là sơ đồ khối của vi xử lý ARM Cortex A9 lõi kép. Sơ đồ khối bộ xử lý ARM Cortex A9 Sự ra đời của ARM Cortex A9 MP2 được các chuyên gia đánh giá là một bước ngoặt lịch sử cho các thiết bị di động để có thể tiến lên gần với một máy tính. Tốc độ 1 GHz của ARM Cortex A9 lõi kép không phải là cố định, nó hoạt động linh hoạt và có thể điều chỉnh ở một mức độ làm việc phụ thuộc vào tải của hệ thống. Kiến trúc Cortex A9 lõi kép có một số thay đổi khác so với Cortex A8. Sự thay đổi chính và quan trọng nhất đó là việc di chuyển từ kiến trúc lõi đơn sang lõi kép. Với kiến trúc này, A9 tăng cường bộ nhớ đệm so với A8, cho phép sắp xếp lại khả năng đọc và ghi trong quá trình làm việc. Đằng sau bộ nhớ đệm Cache L1 là sự xuất hiện của một bộ nhớ đệm Cache L2 với kích thước lên đến 1 MB. Mỗi lõi bộ nhớ Cache L1 có kích thước 64 KB (bao gồm 32 KB xử lý và 32 KB dữ liệu). Sơ đồ khối bộ xử lý đồ họa Power SGX 5XT Đơn vị xử lý đồ họa GPU là một mạch lưu trữ hình ảnh trong một khung và đặt nó trong chuyển động để các video hoặc hình ảnh có thể xem được trên màn hình. Một GPU được sử dụng trong các hệ thống nhúng, điện thoại di động, máy tính để bàn,… điều khiển đồ họa máy tính và làm thay đổi đầu ra màn hình một cách hiệu quả. Nó có khả năng di chuyển 1 tỉ pixel mỗi dây. A5 có năng lực xử lý đồ họa tăng gấp 7 lần so với A4 nhờ Power SGX 543 lõi kép. Dòng Power SGX 5XT chưa xuất hiện trong nhiều thiết bị mà mới chỉ được tích hợp trong SoC Apple A5 được dùng trong iPad2, iPhone4S và PlayStation Vita. Nếu dòng 5 chỉ có GPU lõi đơn thì 5XT dùng cho A5 hỗ trợ tới 2 lõi, mỗi lõi có tốc độ gấp 2 lần SGX540. Do đó Apple A5 có khả năng xử lí đồ họa nhanh hơn hẳn so với A4. 2.Tập lệnh 2.1 Kiểu thao tác Bộ xử lý Cortex có hai chế độ hoạt động: chế độ Thread và chế độ Handler. CPU sẽ chạy ở chế độ Thread trong khi nó đang thực thi ở chế độ nền không có ngắt xảy ra và sẽ chuyển sang chế độ Handler khi nó đang thực thi các ngắt đặc biệt (exceptions). Ngoài ra, CPU Cortex có thể thực thi mã trong chế độ đặc quyền hoặc không đặc quyền (privileged hoặc non-privileged). Trong chế độ đặc quyền, CPU có quyền truy cập tất cả các lệnh. Trong chế độ không có đặc quyền, một số lệnh bị cấm truy cập. Ngoài ra, việc truy cập các thanh ghi điều khiển hệ thống trong bộ vi xử lý Cortex cũng bị cấm. Cách sử dụng ngăn xếp cũng có thể được cấu hình. Ngăn xếp chính (main stack-R13) có thể được sử dụng bởi cả hai chế độ Thread và Handler. Chế độ Handler có thể được cấu hình để sử dụng ngăn xếp quá trình. Sau khi reset, bộ xử lý Cortex sẽ chạy trong cấu hình phẳng. Cả hai chế độ Thread và Handler được thực thi trong chế độ đặc quyền (privileged mode), do đó, không có sự giới hạn nào về quyền truy cập vào bất kỳ tài nguyên của bộ xử lý. Cả hai chế độ Thread và Handler đều sử dụng ngăn xếp chính. Để bắt đầu thực hiện, bộ xử lý Cortex đơn giản chỉ cần vector reset và địa chỉ bắt đầu của ngăn xếp để được cấu hình trước khi có thể bắt đầu thực thi chương trình ứng dụng C. Tuy nhiên, nếu người dùng đang sử dụng một hệ điều hành thời gian thực (RTOS) hoặc đang phát triển một ứng dụng đòi hỏi khắc khe về độ an toàn, chip có thể được sử dụng trong chế độ cấu hình nâng cao, nơi chế độ Handler (exceptions và RTOS) chạy trong chế độ đặc quyền và sử dụng ngăn xếp chính, trong khi mã ứng dụng chạy trong chế độ Thread và không có đặc quyền truy cập và sử dụng ngăn xếp quá trình. Bằng cách này mã hệ thống và mã ứng dụng được phân vùng và các lỗi trong mã ứng dụng sẽ không làm cho RTOS sụp đổ. Tất cả lệnh của ARM CortexA9 MP2 đều là 32bit: - Có cấu trúc dạng load-store - Cấu trúc lệnh định dạng 3 địa chỉ (nghĩa là địa chỉ của 2 toán hạng nguồn và toán hạng đích đều là các địa chỉ riêng biệt) - Mỗi chỉ lệnh thực thi một điều kiện - Có cả chỉ lệnh load-store nhiều thanh ghi đồng thời - Có khả năng dịch bit kết hợp ALU trong một chu kì máy - Thumb Code ARM tập lệnh 32-bit được dựa trên các nguyên tắc RISC, bao gồm: • Tập tin đăng ký thống nhất lớn • Nạp / lưu trữ kiến trúc, nơi mà các hoạt động xử lý dữ liệu chỉ hoạt động về nội dung đăng ký, không trực tiếp trên nội dung bộ nhớ • Chế độ giải quyết đơn giản, với tất cả các địa chỉ load / store được xác định từ nội dung đăng ký và các lĩnh vực hướng dẫn. Ngoài ra, kiến trúc còn bao gồm một số tính năng chính bổ sung để cải thiện mật độ mã và hiệu suất: • Hướng dẫn kết hợp một sự thay đổi với một số học hoặc hoạt động hợp lý • Tự động tăng và tự động giảm đi giải quyết chế độ để tối ưu hóa các vòng lặp chương trình • Tải và lưu trữ hướng dẫn nhiều để tối đa hóa thông lượng dữ liệu • Có điều kiện thực hiện hầu như tất cả các hướng dẫn để tối đa hóa thông lượng thực hiện. Những cải tiến với một kiến trúc RISC cơ bản cho phép bộ vi xử lý ARM đạt được một sự cân bằng tốt hiệu suất cao, kích thước mã nhỏ, tiêu thụ điện năng thấp, và khu vực silicon nhỏ. 2.2 Tổ chức tập lệnh : ◊ Giải mã các chỉ lệnh logic bằng kết nối phần cứng ◊ Thực thi chỉ lệnh theo cấu trúc dòng chảy (hình dưới) ◊ Một chỉ lệnh thực thi trong 1 chu kì xung nhịp 2.3 Cấu trúc load-store: Cũng như hầu hết các bộ xử lý dùng tập lênh RISC khác, ARM Cortex A9 lõi kép cũng sử dụng cấu trúc load-store. Điều đó có nghĩa là: tất cả các chỉ lệnh <cộng, trừ…> đều được thực hiện trên thanh ghi. Chỉ có lệnh copy giá trị từ bộ nhớ vào thanh ghi<load> hoặc chép lại giá trị từ thanh ghi vào bộ nhớ<store> mới có ảnh hưởng tới bộ nhớ. Các bộ xử lý CISC cho phép giá trị trên thanh ghi có thể cộng với giá trị trong bộ nhớ, đôi khi còn cho phép giá trị trên bộ nhớ có thể cộng với giá trị trên thanh ghi. ARM Cortex A9 lõi kép không hỗ trợ cấu trúc lệnh dạng ‘từ bộ nhớ đến bộ nhớ’. Vì thế, tất cả các lệnh của nó có thể thuộc 1 trong 3 loại sau: 1. Chỉ lệnh xử lý dữ liệu: chỉ thay đổi giá trị trên thanh ghi. 2. Chỉ lệnh truyền dữ liệu: copy giá trị từ thanh ghi vào bộ nhớ và chép giá trị từ bộ nhớ vào thanh ghi.<load-store> 3. Chỉ lệnh điều khiển dòng lệnh: Bình thường, ta thực thi các chỉ lệnh chứa trong một vùng nhớ liên tiếp, chỉ lệnh điều khiển dòng lệnh cho phép chuyển sang các địa chỉ khác nhau khi thực thi lệnh, tới những nhánh cố định, <lệnh rẽ nhánh> hoặc là lưu và trở lại địa chỉ để phục hồi chuỗi lệnh ban đầu <chỉ lệnh rẽ nhánh và kết nối> hay là đè lên vùng code của hệ thống <gọi giám sát-ngắt phần mềm>. 2.4Mô hình thiết kế các thanh ghi: Để phục vụ mục đích của người dùng: ro-r12 là các thanh ghi đa dụng,Stack Pionter(SP) r13, thanh ghi liên kết LR (Link Register) r14 và r15 là thanh ghi PC, thanh ghi trạng thái chứa chương trình hiện tại (CPSR). Các thanh ghi khác được giữ lại cho hệ thống. Để thực hiện lệnh xử lý dữ liệu, các toán hạng phải được nạp vào một tập thanh ghi trung tâm, các phép tính dữ liệu phải được thực hiện trên các thanh ghi này và kết quả sau đó được lưu lại trong bộ nhớ. Các thanh ghi của vi xử lý Cấu trúc của thanh ghi trạng thái chương trình hiện tại Thanh ghi CPSR được người dùng sử dụng chứa các bit điều kiện: • N: Negative- cờ này được bật khi bit cao nhất của kết quả xử lý ALU bằng 1. • Z: Zero- cờ này được bật khi kết quả cuối cùng trong ALU bằng 0. • C: Carry- cờ này được bật khi kết quả cuối cùng trong ALU lớn hơn giá trị 32bit và tràn. • V: Overflow-cờ báo tràn sang bit dấu. Do vậy tất cả các hoạt động của chương trình tập trung xung quanh tập thanh ghi của CPU. Tập thanh ghi này bao gồm 16 thanh ghi 32 bit. Các thanh ghi R0-R12 là các thanh ghi đơn giản, có thể được dùng để chứa các biến của chương trình. Các thanh ghi R13-R15 có chức năng đặc biệt trong CPU Cortex. Thanh ghi R13 được dùng như là con trỏ ngăn xếp (stack pointer). Thanh ghi này được chia thành nhóm (banked), cho phép CPU Cortex có hai chế độ hoạt động, mỗi chế độ có không gian ngăn xếp riêng biệt. Đặc điểm này thường được hệ điều hành thời gian thực (Real Time Operating System) dử dụng để có thể chạy mã hệ thống của mình trong một chế độ bảo vệ. Trong CPU Cortex có hai ngăn xếp được gọi là main stack và process stack. Thanh ghi R14 tiếp theo được gọi là thanh ghi liên kết (link register). Thanh ghi này được sử dụng để lưu trữ các địa chỉ trở về khi một cuộc gọi thủ tục (call a procedure) được thực hiện. Điều này cho phép CPU Cortex thực hiện rất nhanh việc nhập và thoát khỏi một thủ tục. Nếu chương trình của bạn gọi sâu vào nhiều lớp chương trình con, trình biên dịch sẽ tự động lưu R14 trên ngăn xếp. Thanh ghi cuối cùng R15 là bộ đếm chương trình (Program Counter); nó là một phần của tập thanh ghi trung tâm, nó có thể đọc được và thao tác giống như bất kỳ thanh ghi nào khác. 2.5 Lập trình hợp ngữ cho ARM Cortex A9 a) Lệnh xử lý dữ liệu: . bộ xử lý A4 với 1 lõi đơn. Thông số kĩ thuật của Apple A5: Mặt cắt Apple A5 II. KIẾN TRÚC VI XỬ LÝ APPLE A5 1.Sơ đồ khối bộ xử lý và bộ xử lý đồ họa Apple. thú vị nhất trong nước cờ này của Apple là năng lực xử lý đồ họa của A5 tăng rất nhiều so với vi xử lý hiện tại khiến cho vi c tăng độ phân giải của iPad

Ngày đăng: 06/11/2013, 18:02

Xem thêm: Tìm hiểu vi xử lý apple a5, Tìm hiểu vi xử lý apple a5