Bộ PLL tái cấu hình cho vô tuyến nhận thức

9 4 0

Vn Doc 2 Gửi tin nhắn Báo tài liệu vi phạm

Tải lên: 57,242 tài liệu

  • Loading ...
1/9 trang

Thông tin tài liệu

Ngày đăng: 11/02/2020, 18:06

Bài báo đề xuất một mô hình bộ Tổ hợp tần số (THTS) theo nguyên lý vòng khóa pha (Phase-Locked Loop – PLL) có thể tái cấu hình để tăng tốc độ điều hưởng, không cần sử dụng bộ phát hiện khóa và được điều khiển bằng một thuật toán hoạt động trong các chế độ khác nhau để tối ưu về tốc độ điều hưởng, năng lượng tiêu thụ hoặc công suất tiêu thụ đỉnh. Bộ PLL được sử dụng trong mô hình máy thu vô tuyến nhận thức (Cognitive Radio – CR) thực hiện chức năng cảm nhận phổ (spectrum sensing). Kỹ thuật điện tử & Khoa học máy tính Bé PLL Tái Cấu Hình CHO Vô Tuyến NHận THức V LÊ HÀ Tóm tắt: Bài báo đề xuất mơ hình Tổ hợp tần số (THTS) theo nguyên lý vòng khóa pha (Phase-Locked Loop – PLL) tái cấu hình để tăng tốc độ điều hưởng, khơng cần sử dụng phát khóa điều khiển thuật toán hoạt động chế độ khác để tối ưu tốc độ điều hưởng, lượng tiêu thụ công suất tiêu thụ đỉnh Bộ PLL sử dụng mơ hình máy thu vô tuyến nhận thức (Cognitive Radio – CR) thực chức cảm nhận phổ (spectrum sensing) Từ khóa: PLL, Vô tuyến nhận thức, Cảm nhận phổ, Điều hưởng nhanh, Tiết kiệm lượng MỞ ĐẦU Vô tuyến nhận thức (Cognitive Radio - CR) xu hướng phát triển đầy hứa hẹn lĩnh vực thông tin liên lạc vô tuyến thông minh hệ Một đặc điểm CR khả thích nghi với mơi trường xung quanh, nơi mà tham số tần số, công suất tiêu thụ, phương thức điều chế, băng thơng, thay đổi phụ thuộc vào mơi trường, tình người dùng, điều kiện mạng, vị trí địa lý, CR hoạt động theo chu trình khép kín thích nghi gọi chu kỳ nhận thức (cognitive cycle) [6] Trong chu kỳ nhận thức này, cảm nhận phổ (spectrum sensing) chức quan trọng.Trong cơng bố trước [21], tác giả báo đề xuất mơ hình cảm nhận phổ băng rộng tốc độ nhanh cho CR Trong mơ hình đề xuất này, PLL có nhiệm vụ tạo tần số dao động ngoại sai để đưa tín hiệu vơ tuyến từ cao tần băng gốc tuyến thu cảm nhận phổ Tốc độ khóa tần số PLL tham số ảnh hưởng lớn tới thời gian cảm nhận phổ tổng thể hệ thống, đặc biệt hệ thống thu dải rộng Bên cạnh đó, ngữ cảnh CR, vấn đề tiết kiệm lượng tiêu thụ trở nên quan trọng [19] Các khối chức nói chung hay PLL nói riêng CR cần phải có khả tái cấu hình tham số hoạt động để tối ưu hóa hoạt động chung CR [11] Bài báo đề xuất mơ hình PLL bậc kiểu bơm điện tích (Charge Pump) tái cấu hình, hoạt động chế độ khác nhau: (i) Khóa tần số nhanh, (ii) Tiết kiệm lượng, (iii) Giới hạn công suất tiêu thụ đỉnh Nội dung phần báo sau: Mục trình bày tổng quan nghiên cứu PLL có chế độ tăng tốc độ khóa tần số tiết kiệm lượng Mục trình bày chức năng, mơ hình thuật tốn điều khiển PLL đề xuất Mục trình bày kết mô Các kết luận đưa mục BỘ PLL ĐIỀU HƯỞNG NHANH VÀ TIẾT KIỆM NĂNG LƯỢNG Kỹ thuật khóa nhanh tổ hợp tần số cần thiết hệ thống thơng tin liên lạc đại, ví dụ hệ thống di động tế bào số, hệ thu vô tuyến xe hay hệ thống nhảy tần Kỹ thuật chia thành dạng: Kỹ thuật dịch băng thơng lọc vòng (Loop Filter - LF) kỹ thuật tiền điều hưởng VCO, kỹ thuật dịch băng thơng LF phổ biến Ý tưởng chế dịch băng thông sử dụng băng thông LF lớn q trình q độ chuyển tần số (hay gọi trình điều hưởng) để tăng tốc độ khóa, dịch băng thơng LF tới giá trị nhỏ sau tần số đầu PLL khóa (hay gọi giai đoạn khóa) để giữ ổn định tần số Một cấu trúc điều khiển thích nghi dòng bơm điện tích điện trở LF sử dụng đệm giữ chậm cấu trúc 50 Vũ Lê Hà, “Bộ PLL tái cấu hình cho vơ tuyến nhận thức.” Nghiên cứu khoa học cơng nghệ PLL cơng nghệ CMOS trình bày [14] Bộ lọc vòng tích cực thích nghi sử dụng [3] [10] Thay việc sử dụng mạch phát khóa (Lock Detector - LD) để điều khiểu chuyển mạch chế độ, phát vi sai tần số [15] phát pha (DAPP) [22] thay Một PLL khóa nhanh với vòng lặp làm việc song song thiết kế [20] Để tăng băng thông LF đảm bảo tần số tham chiếu lớn, thuật toán thay đổi thích nghi tần số tham chiếu đề xuất [16] [17] Tóm lại, kỹ thuật dịch băng thơng lọc vòng kỹ thuật phổ biến để tăng tốc độ khóa tần số Để thực chuyển tự động giai đoạn điều hưởng giai đoạn khóa, sử dụng mạch điện để điều khiển chuyển mạch băng thông, sử dụng đếm khả trình để điều khiển thời gian hoạt động giai đoạn điều hưởng Việc xác định xác thời điểm chuyển giai đoạn quan trọng, ảnh hưởng trực tiếp đến tốc độ khóa PLL Nếu thời điểm chuyển sớm, hiệu tốc độ khóa khơng cao khơng tận dụng tốc độ mạch khóa nhanh Nếu thời điểm chuyển chậm, PLL rơi vào trạng thái ổn định mức nhiễu pha lớn, dẫn đến PLL cần thêm thời gian để đưa tần số đầu trạng thái khóa Trong nghiên cứu cải thiện tốc độ điều hưởng trên, chế phát khóa thực cấu trúc mạch tương tự số bên bên chip PLL, mà phổ biến LD Bộ LD thường có cấu trúc gồm lọc thông thấp mạch phát ngưỡng Đầu LD có trạng thái ứng với trạng thái chưa khóa khóa PLL Hiển nhiên việc có thêm mạch LD (hoặc mạch phát sai pha khác) làm tăng độ phức tạp thiết kế, đồng thời tăng dòng tiêu thụ tổng thể PLL Một vấn đề nảy sinh việc sử dụng LD vấn đề phát giả, LD phát sai tạp âm hài bậc cao tạo từ tín hiệu so sánh đầu vào Khi việc sử dụng trạng thái đầu LD điều khiển chuyển khóa bị sai Một số báo đề cập đến vấn đề chuyển mạch phần mềm [13], [18] hàm tuyến tính, nhị phân theo chuỗi Fibonacci, khơng có tính tốn tham số cụ thể Đối với việc tính tốn thời gian khóa để thực chuyển mạch thời điểm phần mềm chưa có cơng bố chi tiết Như phân tích xu hướng phát triển CR, bên cạnh mục tiêu sử dụng tài nguyên phổ tần số cách hiệu quả, vấn đề tiết kiệm lượng nguồn tiêu thụ cho CR quan trọng, đặc biệt thiết bị cầm tay sử dụng pin Trong nhiều trường hợp, ví dụ dung lượng nguồn pin gần cạn, CR cần phải tắt số chức năng, khối chức không quan trọng, phải giảm tốc độ xung nhịp làm việc hệ thống để tiết kiệm lượng tiêu thụ, yêu cầu tồn hoạt động thiết bị (thời gian sống) cao yêu cầu hiệu hoạt động Đối với khối điện tử tương tự, cần phải có khả tái cấu hình để hoạt động hai chế độ khác nhau: chế độ hiệu thực thi cao (high performance), chế độ tiết kiệm lượng (energy saving) [11] Về phương pháp tiếp cận giải toán tiết kiệm lượng phân chia thành hai xu hướng: (i) Tối ưu thời điểm thiết kế giải pháp thiết kế mạch công nghệ chế tạo IC để giảm thiểu mức tiêu thụ lượng, (ii) Tối ưu hệ thống hoạt động thuật toán phần mềm điều khiển tái cấu hình Các nghiên cứu tập chung nhiều vào khuếch đại công suất, thường khối tiêu thụ lượng lớn thiết bị thu phát vô tuyến [4], [9], [12] Đối với PLL, nghiên cứu cho toán tiết kiệm lượng tập chung vào vấn đề thiết kế chip, [1] thiết kế mạch quản lý nguồn cho PLL, [5] [7] thiết kế PLL dải rộng công suất tiêu thụ thấp Các nghiên cứu PLL tái cấu trình bày tập chung giải tốn tăng tốc độ khóa Chưa thấy có nghiên cứu PLL tái cấu hình giải hai mục tiêu tăng tốc độ khóa tiết kiệm lượng Đây mục tiêu PLL đề xuất giải Tạp chí Nghiên cứu KH&CN quân sự, Số 35, 02 - 2015 51 Kỹ thuật điện tử & Khoa học máy tính MƠ HÌNH ĐỀ XUẤT BỘ PLL Bộ PLL đề xuất dựa tảng PLL dạng bơm điện tích (CP) kinh điển, có điểm mới: (i) Bộ CP-PFD lọc vòng cấu hình động q trình đưa PLL trạng thái khóa tần số; (ii) Bộ PLL không sử dụng PD phần cứng để giảm lượng tiêu thụ (iii) Thuật toán điều khiển khối chức tái cấu hình (CP-FPD, LF) để tối ưu hóa tham số: tốc độ khóa, lượng tiêu thụ nguồn cung cấp, cơng suất đỉnh Hình Mơ hình PLL đề xuất, cấu hình động FPD LF Với mơ hình này, tham số đặc trưng PLL bao gồm [8]: Hệ số khuếch đại PFD: K P D  I C P /  (ampe/radian), ICP dòng điện đầu bơm điện tích (CP), nạp vào tụ điện lọc vòng thụ động (LF), với Cz Rz tụ điện điện trở xác định điểm zero, CP tụ điện xác định I CP K VCO (radian) Hệ số tắt dần: điểm cực LF Tần số tự nhiên PLL: n  2 NC Z I C P K VC O Tần số cắt PLL:   I CP KVCO Rz CZ Thời gian kéo RzC z c 2 N CZ  CP 2 N C Z vào trạng thái khóa tương ứng với độ lệch tần số      f đầu vào tách sóng 2C z  4 C z f (giây) Thời gian khóa: 2 (giây), N pha-tần số: T   Tlock  pull in I CP KVCO I CP KVCO n hệ số chia chia phản hồi, KVCO (radian/giây.V) hệ số khuếch đại VCO Trong PLL, điện trở Rz lọc vòng dòng ICP khối bơm điện tích điều khiển đồng để đảm bảo: (a) Hệ số  giữ số để giữ ổn định cho PLL; (b) Tần số n đặt với trị số lớn giai đoạn điều hưởng để tăng tốc độ khóa,   giảm nhỏ giai đoạn đạt khóa để giữ ổn định tần số đầu Để phát thời điểm khóa chế độ tăng tốc chuyển chế độ giữ ổn định, thay sử dụng phát khóa LD mơ hình phổ biến nay, PLL điều khiển thuật toán phần mềm Thời gian điều hưởng tính tốn lưu nhớ Có thể thấy với hệ số Kvco cố định, để đạt thời gian điều hưởng nhanh cần dòng Icp lớn Tuy nhiên có hai nhược điểm tăng dòng Icp: (a) Tần số tự nhiên n tăng, dẫn đến băng thơng lọc vòng tăng lên, kết nhiễu, tạp độ ổn định PLL tăng lên (b) Dòng Icp tăng đồng nghĩa với công suất tiêu thụ mạch tăng lên Đối với PLL khóa nhanh theo nguyên lý dịch băng thơng LF, dòng ICP có 52 Vũ Lê Hà, “Bộ PLL tái cấu hình cho vơ tuyến nhận thức.” Nghiên cứu khoa học công nghệ thể đặt giá trị dải động [ICP_min, ICP_max] Bộ PLL đề xuất hoạt động với mục tiêu xác định điểm làm việc dòng ICP để đạt giá trị tối ưu chế độ hoạt động khác nhau: (i) Hiệu cao: Ưu tiên tốc độ khóa nhanh, khơng có ràng buộc lượng tiêu thụ, thời gian điều hưởng nhanh có thể, TPLL_tune_opt (ii) Tiết kiệm lượng: điểm làm việc mà lượng tiêu thụ tối thiểu trình điều hưởng, EPLL_min (iii) Giới hạn công suất tiêu thụ đỉnh: công suất tiêu thụ điều hưởng không vượt giá trị PPLL_limit đặt trước Để giải toán này, cần xác định mối liên hệ tham số T, E P với dòng bơm điện tích ICP Gọi PPLL cơng suất tiêu thụ tức thời mạch PLL Hàm quan hệ PPLL dòng ICP PPLL  f1  I CP ,  Với cấu trúc PLL dạng bơm điện tích, cơng suất tiêu thụ trung bình PLL tổng công suất tiêu thụ mạch tạo nguồn dòng (PCP) cơng suất tiêu thụ mạch khác (Pothers) Nguồn dòng ICP tạo ổn định với điện áp nguồn VDD cố định, PCP hàm bậc với đối số ICP, vậy: (1) PPLL  PCP  Pothers  aICP  b a b hai hệ số cố định mạch PLL cụ thể Việc xác định giá trị hai hệ số thực mô cho cấu trúc mạch khác Từ (1) có: I CP  PPLL  b a Vì thời gian khóa Tlock  2 / n n  I CP KVCO / (2 NCZ ) , nên mối quan hệ Tlock Icp là: Tlock  2 / I CP K VCO /  2 NC Z   8 NC Z / K VCO / I CP (2) Thời gian điều hưởng chuyển tần PLL khoảng thời gian PLL cần thực để kéo tần số dao động đầu vào dải khóa, sau thực khóa, nên: TPLL _ tune  TPLL _ pull in  TPLL _ lock , đó: TPLL_tune thời gian điều hưởng, TPLL_pull-in thời gian kéo vào, TPLL_lock thời gian khóa Từ mối liên hệ tham số công suất tiêu thụ tức thời PPLL, độ lệch tần số đầu vào   thời gian điều hưởng là: TPLL _ tune  TPLL _ pull in  TPLL _ lock  4 Cz f /  I CP KVCO   8 NCZ / KVCO 1/ ICP Vậy:  aCz f  aNCZ TPLL _tune  4      P  b K 2KVCO  PPLL  b  VCO  PLL (3) (4) Công thức (4) cơng thức tổng qt tính tốn thời gian TPLL_tune phù hợp để chuyển PLL từ giai đoạn kéo khóa tần số nhanh sang giai đoạn giữ ổn định tần số sau khóa Như để đạt tới trạng thái khóa làm việc chế độ khóa nhanh, lượng tiêu thụ mạch PLL là:  aCz fPPLL  aNCZ EPLL  PPLLTPLL _ tune  4   PPLL    P  b K 2KVCO  PPLL  b  VCO  PLL (5) Khi khơng có ràng buộc vấn đề tiết kiệm lượng tiêu thụ trình làm việc, PLL đặt chế độ điều hưởng tần số nhanh có thể, tức đặt giá trị ICP cao Tuy nhiên có ràng buộc tiết kiệm lượng, dòng ICP cần phải đặt điểm mà EPLL tối thiểu giá trị PPLL_limit ngưỡng tối đa phép thiết lập Để xác định điểm làm việc tối ưu theo ràng buộc mức lượng tiêu thụ, cần giải phương trình (5) Tạp chí Nghiên cứu KH&CN quân sự, Số 35, 02 - 2015 53 Kỹ thuật điện tử & Khoa học máy tính Đặt Q  P  b , A  aC z  f / K VCO , B  4 (5) viết lại : aNCZ / (2 K VCO ) , phương trình Q2  b Q2  b Ab Bb (6) EPLL  A  B  2  A  BQ Q Q Q Q Để xác định điểm cực tiểu E PLL cần giải phương trình (6) với biến Q Để đảm bảo tính tốn thời gian thực nhanh, giải pháp xây dựng đường cong với tham số xác định trước lưu trữ bảng tham chiếu Trong phương trình (6), tham số B tham số đặc trưng riêng cấu trúc mạch PLL, tham số A phụ thuộc vào cấu trúc mạch PLL độ lệch tần số f đầu vào PFD, đường cong cần xác định trước theo giá trị f khác Từ công thức liên hệ dòng ICP giá trị thời gian điều hưởng TPLL_tune_fast theo (3), công suất tiêu thụ thời gian tăng tốc PPLL_fast theo (1), lượng tiêu thụ EPLL_fast thời gian tăng tốc theo (5), đường đặc tính hoạt động tổng quát cho ba tham số T, P, E phương pháp chọn điểm làm việc cho dòng ICP thể Hình Khi dòng ICP tăng, thời gian điều hưởng giảm, ngược lại cơng suất tiêu thụ tăng Tuy nhiên đặc tính tăng/giảm đơn điệu không xảy giá trị lượng tiêu thụ tổng cộng giai đoạn Tồn điểm làm việc dòng ICP mà lượng nhỏ nhất, điểm làm việc tối ưu cho PLL chế độ tiết kiệm lượng Trong chế độ khóa nhanh, điểm làm việc tối ưu IT_fast điểm tốc độ khóa đạt Hình Các đường đặc trưng theo T,P,E nhanh Trong chế độ tiết kiệm lượng, điểm làm việc chọn IE_min điểm lượng tiêu thụ tổng cộng nhỏ Cuối cùng, CR đưa yêu cầu giới hạn mức công suất đỉnh P_limit, điểm làm việc IP_limit chọn Đối với cấu trúc mạch PLL khác nhau, đường đặc tính cần khảo sát lưu sở liệu thuật tốn tham chiếu tới q trình hoạt động Thuật toán điều khiển PLL: Ban đầu CR khởi tạo tham số hệ thống Trong trình cảm nhận phổ, có yêu cầu chuyển kênh, thuật tốn kiểm tra chế độ làm việc tính tốn tham số cài đặt cho PLL dòng ICP điện trở Rz bảng tham chiếu Bộ PLL cài đặt tham số thực chu trình khóa nhanh Kết thúc thời gian khóa nhanh, thuật tốn điều khiển chuyển mạch từ giai đoạn điều hưởng nhanh giai đoạn khóa Bộ PLL chuyển hoạt động chế độ giữ ổn định tần số với tham số ICP_lock Rz_lock Bộ PLL thực khóa tần số điều hưởng kênh Kết thúc chu trình thuật tốn 54 Vũ Lê Hà, “Bộ PLL tái cấu hình cho vơ tuyến nhận thức.” Nghiên cứu khoa học công nghệ KẾT QUẢ MƠ PHỎNG Để thực tính tốn mơ phỏng, tham số định lượng khối chức sau [2]: Tần số đầu VCO: fVCO_out=100 MHz; Hệ số chia: N=2; Điện áp nguồn cung cấp: VDD=1V; Hệ số khuếch đại VCO: KVCO=1.57x109 rad/V.s; Dòng ICP thay đổi dải từ 10 μA đến 120 μA Xây dựng đường đặc tuyến tham số Ttune, P E cho mơ hình thiết kế: So sánh Hình Hình 2, giá trị thực tế phản ánh so với kết tính tốn lý thuyết Tuy nhiên cấu trúc mạch PLL khác cần xây dựng tập liệu đặc trưng riêng Đối với giá trị công suất tiêu thụ, không phụ thuộc vào tham số Δf Tuy nhiên thời gian điều hưởng lượng tiêu thụ tổng cộng phụ thuộc vào tham số Vì sở Hình Đặc tuyến TPLL_tune , PPLL , EPLL liệu cần xây dựng cho hai tham số họ đường cong phụ thuộc vào tham số Δf dải hoạt động PLL Vì Ttune E có quan hệ tuyến tính với Δf Nên giá trị ứng với Δf không nằm sở liệu tính tốn từ đường đặc tuyến lân cận Hình mơ tả đặc Hình TPLL_tune với giá trị độ lệch tần khác tuyến thời gian điều hưởng TPLL_tune theo dòng ICP với giá trị Δf từ 1MHz đến 100 MHz Có thể thấy khác biệt lớn thời gian sử dụng dòng ICP nhỏ với Δf khác Tại ICP 20 μA cần 0,22 μs để kéo Δf 1MHz, cần tới 0,64 μs để kéo Δf 100MHz Khi sử dụng dòng ICP lớn, khác biệt giảm xuống Để kéo Δf dải từ Hình EPLL thời gian điều hưởng 1MHz đến 100 MHz, Tạp chí Nghiên cứu KH&CN quân sự, Số 35, 02 - 2015 55 Kỹ thuật điện tử & Khoa học máy tính TPLL_tune thay đổi dải từ 0,08 μs đến 0,15 μs Hình mơ tả lượng tiêu thụ EPLL thời gian điều hưởng ứng với Δf từ MHz đến 100 MHz Có thể thấy lượng tiêu thụ tối thiểu Δf khác xảy giá trị ICP khác Với Δf 1MHz, EPLL đạt EPLL_min ICP_1MHz 30 μA, với Δf 10MHz, EPLL nhỏ ICP_10MHz 36 μA, tương tự ICP_20MHz 42 μA, ICP_100MHz 88 μA Các giá trị lưu CSDL để xác định điểm làm việc tối ưu lượng tiêu thụ cho PLL Mô thời điểm chuyển mạch chế độ hiệu cao, điều hưởng nhanh: Hình (a) chuyển mạch chậm (b) chuyển mạch nhanh So sánh thời gian khóa thời điểm chuyển mạch khác Hình mơ phản ứng mạch khi: (a) chuyển mạch trễ 5,6μs, (b) chuyển mạch sớm 0,13 μs Khi chuyển mạch trễ, giai đoạn điều hưởng đạt trạng thái khóa 0,3 μs Tuy nhiên, chưa chuyển sang trạng thái giữ, mạch có xu hướng ổn định, đến thời điểm 5,6 μs, mạch chuyển sang trạng thái khóa chậm, kéo tần số đầu trạng thái khóa, đạt trạng thái khóa thời điểm 0,7 μs Khi chuyển mạch sớm, mạch khóa nhanh chưa đưa tần số đầu trạng thái khóa chuyển sang mạch giữ, tần số khóa thời điểm 0,6 μs Hình mô phản ứng mạch chuyển mạch thời điểm 0,29 μs, mạch khóa nhanh vừa đưa tần số trạng thái khóa, chuyển sang mạch giữ để giữ ổn định tần số Thời gian khóa nhỏ nhất, 0,35 μs Hình Khi chuyển mạch thời điểm KẾT LUẬN Bài báo trình bày mơ hình PLL khóa nhanh cho CR Bộ PLL không cần sử dụng phát khóa, thay vào thời gian chuyển mạch xác định phần mềm PLL điều khiển thuật toán tăng tốc độ thiết lập tần số với chế độ hoạt động khác để tối ưu thời gian khóa, lượng tiêu thụ, hay cơng suất nguồn tiêu 56 Vũ Lê Hà, “Bộ PLL tái cấu hình cho vơ tuyến nhận thức.” Nghiên cứu khoa học công nghệ thụ giới hạn, tùy theo trạng thái hoạt động CR Bộ PLL sử dụng mô hình CR thực chức cảm nhận phổ TÀI LIỆU THAM KHẢO [1] Austin Harney, Grzegorz Wawrzola, “Power Management Design for PLLs”, Analog Dialogue 45-09, September (2011) [2] Baker R Jacob , CMOS: Circuit Design, Layout and Simulation, John Wiley and Sons, (2011) [3] Bishop A J., Roberts G W., Blostein M.L., “Adaptive phase locked loop for video signal sampling”, inProc IEEE ISCAS’92,San Diego, May 1992, pp 1664-1667 [4] Hassani J.Y., Kamarei M., “A Flexible Method of LUT Indexing in Digital Predistortion Linearization of RF Power Amplifiers”, IEEE International Symposium on Circuits and Systems, vol.1, Sydney, pp 53–56 (2001) [5] Jan D., “Power Efficiency Optimization of Fully Integrated Dickson Charge Pumps”, Proceedings of the 9th WSEAS International Conference on Microelectronics, Nanoelectronics, (2009) [6] Josef Mitola, "Cognitive Radio: An Integrated Agent Architecture for Software Defined Radio", Ph.D dissertation, Royal Inst of Tech., Sweden, May (2000) [7] Kang C.W., “Low voltage charge pump circuit using 0.18 μm CMOS technology”, Électronique et transmission de l’information, (2013) [8] Keliu Shu, Edgar Sanchez-Sinencio (2005), CMOS PLL Synthesizers: Analysis and Design, 2005, Springer Science + Business Media, Inc [9] Koch R., “Linearization: Reducing distortion in power amplifiers”, IEEE Microw., vol 2, pp 37–49, (2001) [10] Lee J., Kim B., “A low-noise fast-lock phase-locked loop with adaptive bandwidth control”, IEEE J Solid-State Circuits,vol.35, pp.1137-1145, (2000) [11] Liesbet V.P., Jan C., Antoine D, “Green Software Defined Radios - Enabling seamless connectivity while saving on hardware and energy”, Springer (2009) [12] Park J., Park S R., Roh H J., Koo K H., “Power Amplifier Back-off Analysis with AM-to-PM for Millimeter-wave OFDM Wireless LAN”, in Proc IEEE Radio and Wireless Conference, Waltham, USA, pp 189–192, (2001) [13] Roh G., Lee Y., Kim B., “Optimum phase-acquisition technique for charge-pump PLL”, IEEE Solid-State Circuits,vol.32, pp 729-740, Sept 1997 [14] Sidiropoulos S., Liu D., Kim J., Wei G., Horowitz M., “Adaptive bandwidth DLLs and PLLs using regulated supply CMOS buffers”, Symp on VLSI Circuits Digest Technical Papers, Honolulu, HI, June 2000, pp 124-127 [15] Shirahama H., Taniguchi K., Nakashi K., “A new very fast pull-in PLL system with anti-pseudo-lock function”, in Proc Symp VLSI Circuits Dig Tech Papers, Kyoto, Japan, May 1993, pp 75-76 [16] Tang Y., Zhou Y., Bibyk S., Ismail M., “A low-noise fast settling PLL with extended loop bandwidth enhancement by new adaptation technique”, in Proc IEEE ASIC/Soc Conf.,pp 93-97, Sept 2001 [17] Tang Y., Ismail M., Bibyk S (2002), “A new fast-settling gearshift adaptive PLL to extend loop bandwidth enhancement in frequency synthesizers”, in Proc ISCAS’02, vol 4, Phoenix, AZ, May 2002, pp 787 [18] Thoka S., “Fast-Switching Adaptive Bandwidth Frequency Synthesizer using a Loop Filter with Switched Zero Resistor Array”, 2005 IEEE Tạp chí Nghiên cứu KH&CN quân sự, Số 35, 02 - 2015 57 Kỹ thuật điện tử & Khoa học máy tính [19] Vamshi Krishna Manthena, “Ultra Low Power CMOS Phase-Locked Loop Frequency Synthesizers”, PhD thesis, Nanyang University, Singapore, 2011 [20] Vaucher C., “An adaptive PLL tuning system architecture combing high spectral purity and fast settling time”, IEEE Solid-State Circuits,vol 35, pp 490-502, 2000 [21] Vũ Lê Hà, “Bộ cảm nhận phổ thích nghi cho hệ thống vô tuyến thông minh (cognitive radio)”, Tạp chí nghiên cứu Khoa học Cơng nghệ Qn sự, Số 30, 04.2014, trang 46-52 [22] Yang C., Yuan S., “Fast-switching frequency synthesizer with a discriminatoraided phase detector”, IEEE J Solid-State Circuits,vol 35, pp 1445-1452, Oct 2000 ABSTRACT RECONFIGURABLE PLL FOR COGNITIVE RADIO The article proposes a new model of reconfigurable fast-locking bandwidth gear-shift PLL frequency synthesizer block Instead of a hardware-based lock detector, a software algorithm is used to determine the switching time and to optimize the frequency tunning speed, consuming energy or limited pick power This PLL is used in cognitive radio for spectrum sensing function Keywords: PLL, Cognitive radio, Fast locking, Energy saving Nhận ngày 18 tháng 11 năm 2014 Hoàn thiện ngày 15 tháng 01 năm 2015 Chấp nhận đăng ngày 10 tháng 02 năm 2015 Địa chỉ: Viện Điện Tử / Viện KHCN Quân Email: vulehuongha@yahoo.com 58 Vũ Lê Hà, “Bộ PLL tái cấu hình cho vơ tuyến nhận thức.” ... 56 Vũ Lê Hà, Bộ PLL tái cấu hình cho vơ tuyến nhận thức. ” Nghiên cứu khoa học công nghệ thụ giới hạn, tùy theo trạng thái hoạt động CR Bộ PLL sử dụng mơ hình CR thực chức cảm nhận phổ TÀI LIỆU... khóa Bộ PLL chuyển hoạt động chế độ giữ ổn định tần số với tham số ICP_lock Rz_lock Bộ PLL thực khóa tần số điều hưởng kênh Kết thúc chu trình thuật tốn 54 Vũ Lê Hà, Bộ PLL tái cấu hình cho vô tuyến. .. lý nguồn cho PLL, [5] [7] thiết kế PLL dải rộng công suất tiêu thụ thấp Các nghiên cứu PLL tái cấu trình bày tập chung giải toán tăng tốc độ khóa Chưa thấy có nghiên cứu PLL tái cấu hình giải
- Xem thêm -

Xem thêm: Bộ PLL tái cấu hình cho vô tuyến nhận thức, Bộ PLL tái cấu hình cho vô tuyến nhận thức

Gợi ý tài liệu liên quan cho bạn