Đang tải... (xem toàn văn)
Ngân hàng câu hỏi thi môn thiết kế hệ thống vlsi năm 2019. Trường: học viện công nghệ bưu chính viễn thông. Khoa điện-điện tử. Trình độ đào tạo: Đại học. Được cập nhật vào tháng 5/2019. Mọi người tải về tham khảo.
HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG KHOA: KỸ THUẬT ĐIỆN TỬ I Mẫu NGÂN HÀNG CÂU HỎI THI TỰ LUẬN Tên học phần: THIẾT KẾ HỆ THỐNG VLSI Mã học phần: ELE1423 Ngành đào tạo : KỸ THUẬT ĐIỆN - ĐIỆN TỬ Trình độ đào tạo: ĐẠI HỌC Ngân hàng câu hỏi thi ● Câu hỏi loại điểm Câu hỏi 1.1(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa bước xác định tiêu kỹ thuật hệ thống Câu hỏi 1.2(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa bước lựa chọn thiết kế kiến trúc cho hệ thống Câu hỏi 1.3(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa bước thiết kế khối chức - hoạt động hệ thống Câu hỏi 1.4(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa bước thiết kế lô-gic hệ thống Câu hỏi 1.5(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa bước thiết kế mạch Câu hỏi 1.6(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa bước thiết kế vật lý cho hệ thống Câu hỏi 1.7(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa bước sản xuất chíp Câu hỏi 1.8(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa bước đóng gói, kiểm thử, debug Câu hỏi 1.9: Tóm lược xu hướng cơng nghệ chu trình thiết kế hệ thống VLSI Câu hỏi 1.10: Liệt kê phương pháp đóng gói chip nay, ưu nhược điểm phương pháp Câu hỏi 1.11: Tại công nghệ bán dẫn Silic công nghệ lựa chọn phổ biến ? Câu hỏi 1.12: Tại phải sản xuất wafer từ Silic đơn tinh thể ? Câu hỏi 1.13: So sánh ưu nhược điểm phương pháp quang khắc (sử dụng UV) phương pháp khắc tia điện tử (EBL) Câu hỏi 1.14 : Khuếch tán lựa chọn ? Câu hỏi 1.15 : So sánh ưu nhược điểm việc tạo cực cửa transistor MOSFET kim loại polysilicon Câu hỏi 1.16 : Nêu ý nghĩa việc tạo giếng đôi (twin-tub) công nghệ CMOS Câu hỏi 1.17 : Nêu ý nghĩa công nghệ Silic đế cách ly (SOI) Câu hỏi 1.18 : Vẽ cấu trúc đơn giản cổng MOSFET (n-MOS, p-MOS) Câu hỏi 1.19 : Hãy phân loại transistor MOSFET Câu hỏi 1.20: Điện áp ngưỡng transistor MOSFET phụ thuộc vào yếu tố nào? Câu hỏi 1.21: Hiệu ứng thân đế gì? Câu hỏi 1.22: Hiệu ứng thay đổi độ dài kênh dẫn gì? Câu hỏi 1.23: Nêu nguyên tắc, ý nghĩa việc đo lường tham số cổng MOSFET k (, γ , λ , k n , p ) Câu hỏi 1.24: Nêu nguyên nhân gây dòng dẫn thứ cấp Tác động đến hoạt động mạch nào? Câu hỏi 1.25: Nguyên nhân gây tượng đâm xuyên (punch-through) gì? Anh hưởng đến hoạt động mạch nào? Câu hỏi 1.26: Nguyên nhân gây tượng đánh thủng lớp ơ-xít bề mặt (oxide breakdown) gì? Ảnh hưởng đến hoạt động mạch nào? Câu hỏi 1.27: Nguyên nhân gây tượng “nóng” dòng hạt (hot carriers) gì? Ảnh hưởng đến hoạt động mạch nào? Câu hỏi 1.28(B): Tại phải tuân thủ luật thiết kế? Có luật thiết kế nào? Câu hỏi 1.29(B): So sánh ưu nhược điểm luật thiết kế học Câu hỏi 1.30: Thơng số hóa q trình gì? Nêu ví dụ minh họa Câu hỏi 1.31: So sánh ưu nhược điểm cấu trúc lô-gic CMOS học Câu hỏi 1.32(C): Trình bày khả chống nhiễu mức kháng nhiễu (noise margin) cổng đảo đơn giản Câu hỏi 1.33(C): Một cổng đảo đơn giản có đặc tuyến truyền đạt điện áp (VTC) hình vẽ Hãy xác định giá trị , , , cho cổng có mức kháng nhiễu tốt Các mức kháng nhiễu bao nhiêu? Hình 1: Hình vẽ cho 1.33 Câu hỏi 1.34: Hãy nêu cách xác định công suất tiêu thụ DC cổng đảo đơn giản Tại cần quan tâm đến công suất tiêu thụ phần tử hệ thống VLSI? Câu hỏi 1.35: Hãy so sánh ưu nhược điểm việc thực tải vùng khuếch tán dải polysilicon cấu trúc cổng đảo đơn giản dùng tải trở kháng Câu hỏi 1.36: Hãy so sánh ưu nhược điểm chiến lược clock thiết kế hệ thống VLSI Câu hỏi 1.37(D): Hãy nêu nguyên tắc thiết kế cấu trúc I/O Câu hỏi 1.38(D): Hãy so sánh ưu nhược điểm cộng học Câu hỏi 1.39(D): Hãy so sánh ưu nhược điểm đếm học Câu hỏi 1.40(D): Hãy so sánh ưu nhược điểm nhân học Câu hỏi 1.41: Trình bày phương pháp mã hóa Booth việc thực phân tích thiết kế nhân Câu hỏi 1.42: Trình bày phương pháp Wallace việc thực phân tích thiết kế nhân Câu hỏi 1.43: Hãy nêu loại ghi dịch thường dùng Câu hỏi 1.44(E): Hãy trình bày cấu trúc, hoạt động nhớ (cell) SRAM (12-T, 6-T, 3T) Câu hỏi 1.45(E): Hãy trình bày cấu trúc, hoạt động ô nhớ (cell) DRAM (1-T, 4-T) Câu hỏi 1.46(E): Hãy trình bày cấu trúc, hoạt động nhớ Flash 1-bít dùng phần từ NOR Câu hỏi 1.47(E): Hãy trình bày cấu trúc, hoạt động nhớ Flash 2-bít dùng phần tử NAND Câu hỏi 1.48(F): Hãy trình bày chiến lược phân cấp thiết kế hệ thống VLSI Câu hỏi 1.49(F): Hãy trình bày chiến lược phân chia đặn thiết kế hệ thống VLSI Câu hỏi 1.50(F): Hãy trình bày chiến lược mơ-đun hóa thiết kế hệ thống VLSI Câu hỏi 1.51(F): Hãy trình bày chiến lược cục hóa thiết kế hệ thống VLSI Câu hỏi 1.52(F): Hãy nêu mức kiểm thử, ý nghĩa vai trò chúng Câu hỏi 1.53: Hãy so sánh ưu nhược điểm kiểu thiết kế (design styles) học Câu hỏi 1.54(G): Có loại hệ thống layout phổ biến nào? Tại cần sử dụng loại hệ thống layout? Câu hỏi 1.55(G): Hãy so sánh ưu nhược điểm hệ thống layout phổ biến học Câu hỏi 1.56: Gọi N số lượng transistor sản xuất (die) Hãy ước lượng giá trị N_max biết kích thước die 25mmx25mm sử dụng luật với ● Câu hỏi loại điểm Câu hỏi 2.1: Trình bày trình tạo Wafer Câu hỏi 2.2 : Trình bày trình ơ-xi-hóa để tạo lớp SiO Câu hỏi 2.3 : Trình bày trình quang khắc Câu hỏi 2.4: Trình bày trình tạo cổng MOSFET (n-MOS/p-MOS) đơn giản Câu hỏi 2.5 : Trình bày trình tạo giếng p (p-well) Câu hỏi 2.6 : Trình bày trình tạo giếng n (n-well) Câu hỏi 2.7 : Trình bày q trình tạo giếng đơi (twin-tube) Câu hỏi 2.8 : Trình bày trình sản xuất cổng CMOS đế cách ly Câu hỏi 2.9 : Trình bày q trình cơng nghệ CMOS cho cổng đảo đơn giản Câu hỏi 2.10 : Trình bày cấu trúc nguyên lý hoạt động cấu trúc MOS đơn giản (ntype/p-type) điện áp phân cực thay đổi Câu hỏi 2.11 : Trình bày cấu trúc nguyên lý hoạt động transistor MOSFET (n/pD/E-MOSFET) Câu hỏi 2.12 : Trình bày việc thu nhỏ kích thước theo phương pháp Full Scaling, ảnh hưởng hoạt động Transistor Câu hỏi 2.13 : Trình bày việc thu nhỏ kích thước theo phương pháp Constant-Voltage Scaling, ảnh hưởng với hoạt động Transistor Câu hỏi 2.14 : Trình bày hiệu ứng kênh dẫn ngắn (Short-Channel Effects) Câu hỏi 2.15 : Trình bày hiệu ứng kênh dẫn hẹp (Narrow-Channel Effects) Câu hỏi 2.16 : Hãy xác định điện dung ký sinh liên quan đến lớp ơ-xít transistor chế độ hoạt động khác Câu hỏi 2.17 : Xác định điện dung ký sinh liên quan đến lớp tiếp giáp transistor Câu hỏi 2.18 : Trình bày tóm lược phương pháp thực cổng đảo đơn giản So sánh ưu nhược điểm phương pháp thực Câu hỏi 2.19 : Nêu loại trễ tính tốn sơ trễ cho cổng đảo CMOS đơn giản Câu hỏi 2.20 : Xét cổng đảo CMOS đơn giản Hãy thực lựa chọn kiến trúc mạch, sử dụng hệ thống layout hình que phác thảo layout cho cổng đảo Câu hỏi 2.21 : Xét cổng AND CMOS đơn giản Hãy thực lựa chọn kiến trúc mạch, sử dụng hệ thống layout hình que phác thảo layout cho cổng AND Câu hỏi 2.22 : Xét cổng OR CMOS đơn giản Hãy thực lựa chọn kiến trúc mạch, sử dụng hệ thống layout hình que phác thảo layout cho cổng OR Câu hỏi 2.23 : Xét cổng NAND CMOS đơn giản Hãy thực lựa chọn kiến trúc mạch, sử dụng hệ thống layout hình que phác thảo layout cho cổng NAND Câu hỏi 2.24 : Xét cổng NOR CMOS đơn giản Hãy thực lựa chọn kiến trúc mạch, sử dụng hệ thống layout hình que phác thảo layout cho cổng NOR Câu hỏi 2.25: Độ lệch thời gian (skew) khác thời gian lan truyền tín hiệu tới hai thiết bị khác Độ lệch thời gian thường xảy kết nối thiết bị định tuyến tín hiệu đồng hồ chíp Để tăng chất lượng hệ thống, chíp độ lệch thời gian phải tối thiểu hóa Hãy hồn thành việc layout chip cách kết nối nguồn tín hiệu tới tất điểm cuối chíp hình vẽ sau cho độ lệch thời gian khơng Có nhận xét kết đạt được? Hình 2: Hình vẽ cho câu 2.25 Câu hỏi 2.26: Trình bày số giải pháp giải cho vấn đề nhiễu trễ gây đường liên kết chíp (interconnection) Ưu nhược điểm giải pháp Câu hỏi 2.27: Trình bày số giải pháp giải cho vấn đề kích thước độ phức tạp đường liên kết chíp (interconnection) Ưu nhược điển giải pháp Câu hỏi 2.28: Trình bày chiến lược cung cấp xung đồng hồ chíp theo phương pháp khơng có hạn chế (unconstrained tree) Chỉ rõ ưu nhược điểm chiến lược cung cấp xung đồng hồ Câu hỏi 2.29: Trình bày chiến lược cung cấp xung đồng hồ chíp theo phương pháp cân (balanced tree) Chỉ rõ ưu nhược điểm chiến lược cung cấp xung đồng hồ ● Câu hỏi loại điểm Câu hỏi 3.1: Xét transistor n-MOS sản xuất với tham số sau : mật độ pha tạp đế , mật độ pha tạp dải polysilicon cực cửa , độ dày lớp ơ-xít cực cửa , mật độ điện tích tĩnh tiếp giáp ơ-xít cực cửa Biết ; ; ; (@ ) ; ; ; điều kiện nhiệt độ phòng ; a) Xác định điện áp ngưỡng đế nối với đất () b) Xác định điện áp ngưỡng đế nối với điện , Biết c) Xác định loại pha tạp lượng pha tạp kênh dẫn để transistor n-MOS có điện áp ngưỡng Giả thiết Câu hỏi 3.2 : Xét transistor p-MOS sản xuất với tham số sau : mật độ pha tạp đế ; mật độ pha tạp dải polysilicon cực cửa ; độ dày lớp ơ-xít cực cửa ; mật độ điện tích tĩnh tiếp giáp ơ-xít cực cửa Biết ; ; ; (@ ) ; ; ; điều kiện nhiệt độ phòng ; a) Xác định điện áp ngưỡng b) Xác định điện áp ngưỡng Biết c) Xác định loại pha tạp lượng pha tạp kênh dẫn để transistor p-MOS có điện áp ngưỡng Giả thiết Câu hỏi 3.3: Xét transistor n-MOS sản xuất với tham số sau : mật độ pha tạp đế ; mật độ pha tạp dải polysilicon cực cửa ; độ dày lớp ơ-xít cực cửa ; cực S D pha tạp cao ; độ dài kênh dẫn ; bề rộng kênh dẫn ; bề rộng độ sâu vùng cực S cực D và ; bề dày đế Biết ; ; ; (@ ) ; ; ; điều kiện nhiệt độ phòng ; a) Dưới điều kiện khơng đặt điện áp lên đế (), xác định điện áp ngưỡng b) Giả sử , transistor n-MOS làm việc vùng với điều kiện phân cực ; Tính dòng c) Nếu kể đến hiệu ứng thay đổi độ dài kênh dẫn với hệ số , giá trị dòng thay đổi ? thay đổi ? Câu hỏi 3.4 : Xét cấu trúc MOS đơn giản sản xuất với tham số : ; ; ; ; ; ; a) Xác định điện áp ngưỡng điều kiện chưa có điện áp phân cực điều kiện nhiệt độ phòng () b) Xác định loại pha tạp, mức pha tạp kênh dẫn () cần thiết để có mức điện áp ngưỡng Câu hỏi 3.5 : Xét cấu trúc n-MOS sản xuất với tham số : mật độ pha tạp đế ; mật độ pha tạp dải polysilicon cực cửa ; độ dày lớp ơ-xít cực cửa ; mật độ điện tích tĩnh tiếp giáp ơ-xít cực cửa a) Xác định giá trị điện áp ngưỡng kênh dẫn transistor không pha tạp b) Xác định loại pha tạp, mức pha tạp kênh dẫn để có điện áp ngưỡng ? ? Câu hỏi 3.6 : Sau sản xuất transistor MOSFET theo thiết kế, người ta thực việc kiểm thử transistor Kết kiểm thử gồm giá trị điện áp dòng điện cho bảng Giả thiết 3 97 4 235 5 433 3 59 4 173 5 347 a) Xác định xem người ta sản xuất transistor loại (n/p-MOS) ? b) Xác định tham số , , Giả sử E-MOS Câu hỏi 3.7: Sau sản xuất n-MOS theo thiết kế, người ta thực việc kiểm thử Kết kiểm thử gồm giá trị điện áp dòng điện cho bảng Biết ; ; 4 256 5 441 4 2,6 144 5 2,6 256 a) Xác định tham số ; ; b) Transistor làm việc vùng làm việc điều kiện phân cực ; ; Tính giá trị dòng Câu hỏi 3.8 : Sau sản xuất n-MOS kênh đặt sẵn, người ta thực việc kiểm thử Kết kiểm thử chưa đầy đủ gồm giá trị điện áp dòng diện bảng Biết ; ; ; 0 50 ? 40 a) Xác định giá trị thiếu bảng b) Transistor làm việc vùng làm việc điều kiện phân cực ; Tính giá trị dòng Câu hỏi 3.9 : Sau sản xuất transistor MOSFET, người ta thực việc kiểm thử Kết kiểm thử gồm giá trị điện áp dòng diện cho bảng Giả sử 10 5 400 5 -3 280 480 a) Xác định xem transistor MOSFET sản xuất loại transistor kênh dẫn ? b) Xác định tham số , , , transistor Câu hỏi 3.10 : Xét cấu trúc n-MOS sản xuất với sơ đồ mạch cho hình Biết hai transistor giống hệt nhau, ; ; ; ; Hình 3: Hình vẽ câu hỏi 3.10 a) Xác định b) Giả sử bỏ qua hiệu ứng thay đổi độ dài kênh dẫn, xác định Biết Câu hỏi 3.11: Xét n-MOS kênh cảm ứng có tham số: ; ; ; ; a) Khi transistor phân cực với ; ; ; ; Xác định b) Xác định với điều kiện phân cực ; ; ; c) Nếu ; , xác định Câu hỏi 3.12: Xem xét việc thiết kế cổng đảo n-MOS đơn giản tải trở kháng Biết ; ; ; a) Xác định cổng đảo biết b) Khảo sát thiết kế (các cặp ) với công suất tiêu thụ thiết kế Câu hỏi 3.13: Xem xét việc thiết kế cổng đảo n-MOS đơn giản tải trở kháng Biết ; ;; ; a) Xác định mức điện áp quan trọng cổng đảo (, , , ) b) Xác định mức chống nhiễu cổng đảo ? Có nhận xét kết ? Câu hỏi 3.14 : Xem xét việc thiết kế cổng đảo n-MOS đơn giản tải trở kháng Biết ; ; nMOS kênh cảm ứng ; ; ; ; ; a) Xác định b) Phác họa layout cổng đảo sử dụng polysilicon với trở kháng để thực tải trở kháng Chiều dài kênh dẫn tối thiểu ; sai số trình sản xuất ; ; mục tiêu tiết kiệm tối đa diện tích chíp Câu hỏi 3.15 : Xem xét việc thiết kế cổng đảo n-MOS đơn giản tải n-MOS kênh đặt sẵn Biết ; ; ; ; ; ; ; a) Xác định mức điện áp quan trọng cổng đảo (, , , ) b) Xác định mức chống nhiễu cổng đảo ? Có nhận xét kết ? Câu hỏi 3.16 : Xem xét việc thiết kế cổng đảo n-MOS đơn giản tải n-MOS kênh đặt sẵn Biết ; (cho kênh cảm ứng) ; (cho kênh đặt sẵn) ; ; ; a) Xác định hai transistor cho công suất tĩnh (DC) 250mW b) Tính tốn giá trị , c) Phác họa đường đặc tính điện áp chuyển đổi (VTC) cổng đảo Câu hỏi 3.17 : Xem xét việc thiết kế cổng đảo CMOS đơn giản Biết ; ; ; ; a) Xác định mức điện áp quan trọng cổng đảo (, , , ) b) Xác định mức chống nhiễu cổng đảo ? Có nhận xét kết ? Câu hỏi 3.18 : Xem xét việc thiết kế cổng đảo n-MOS gồn có hai transistor n-MOS kênh cảm ứng hình vẽ Biết ; ; ; ; ; Hình vẽ : Hình vẽ câu hỏi 3.18 a) Xác định giá trị điện áp b) Xác định dòng tĩnh đầu vào mức lô-gic , tức Câu hỏi 3.19 : Xem xét việc thiết kế cổng đảo CMOS đơn giản với tham số : ; ; (cho n-MOS p-MOS) ; ; ; Thực việc thiết kế cổng đảo CMOS (xác định ) thỏa mãn tiêu kỹ thuật : ; thời gian trễ lan truyền ; trễ sườn xung xuống điện áp chuyển từ 2V xuống 0,5V Giả sử điện dung tổng tải , xung tác động xung bước nhảy lý tưởng Câu hỏi 3.20 : Xét hàm lơ-gic có mơ tả : a) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực hàm mức cấu trúc b) Lựa chọn cấu trúc MOSFET thích hợp thực hàm F c) Phác họa layout hàm F hệ thống layout hình que Câu hỏi 3.21 : Xét hàm lơ-gic có mơ tả a) Sử dụng ngơn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực hàm F mức cấu trúc b) Lựa chọn cấu trúc MOSFET thích hợp thực hàm F c) Phác họa layout hàm F hệ thống layout hình que Câu hỏi 3.22 : Xét hàm lơ-gic có mô tả a) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, ) xây dựng thực hàm F mức cấu trúc b) Lựa chọn cấu trúc MOSFET thích hợp thực hàm F c) Phác họa layout F hệ thống layout hình que Câu hỏi 2.23 : Xét layout hình que mạch lơ-gic CMOS tổ hợp cho hình vẽ, A-E đầu vào, Z đầu Hình : Hình vẽ câu 2.23 a) Khơi phục lại sơ đồ mạch MOSFET thực mạch b) Khôi phục lại hàm lô-gic tổ hợp thực c) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực hàm tìm câu b) Câu 3.24 : Xét layout đơn giản mạch lô-gic CMOS tổ hợp cho hình vẽ, A-E đầu vào, Z đầu Hình : Hình vẽ câu 3.24 a) Khơi phục lại sơ đồ mạch MOSFET thực mạch b) Khôi phục lại hàm lô-gic tổ hợp thực c) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực hàm tìm câu b) Câu hỏi 3.25 : Thực thiết kế cộng đầy đủ 1-bít với biến vào A, B, C a) Viết biểu thức hàm lô-gic mô tả cộng Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực cộng b) Lựa chọn cấu trúc MOSFET thích hợp thực cộng c) Phác họa layout cộng hệ thống layout hình que Câu hỏi 3.26 : Thực thiết kế nhân nhị phân 2-bít a) Viết biểu thức hàm lô-gic mô tả nhân Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực nhân b) Lựa chọn cấu trúc MOSFET thích hợp thực nhân c) Phác họa layout nhân hệ thống layout hình que Câu hỏi 3.27 : Thực thiết kế ghi dịch 2-bít cấu trúc hình phễu a) Viết biểu thức hàm lô-gic mô tả ghi dịch Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực ghi dịch b) Lựa chọn cấu trúc MOSFET thích hợp thực ghi dịch c) Phác họa layout ghi dịch hệ thống layout hình que Câu hỏi 3.28 : Thực thiết kế đếm đồng 2-bít a) b) c) Viết biểu thức hàm lô-gic mô tả đếm Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực đếm Lựa chọn cấu trúc MOSFET thích hợp thực đếm Phác họa layout đếm hệ thống layout hình que Câu hỏi 3.29 : Xét hàm lô-gic a) Chọn vẽ sơ đồ lô-gic thực hàm cho b) Phác họa layout hình que cho sơ đồ lơ-gic chọn c) Nêu điểm cần lưu ý thực layout để đạt mạch với diện tích layout tối thiểu Câu hỏi 3.30: Xem xét máy thu đơn giản hệ thống SDR (Software Defined Radio) Hãy thực phân tích thiết kế theo cách tiếp cận phân cấp cho máy thu kể Ghi chu: Ký hiệu (mã) câu hỏi được quy định X.Y Trong đo : + X tương đương số điểm câu hỏi (X chạy từ đến 5) + Y là câu hỏi thứ Y (Y chạy từ trở đi) Đề xuất các phương án tổ hợp câu hỏi thi thành các đề thi: A) Cấu truc đề thi: Khi thực đề thi, thực theo phương án - câu điểm - câu điểm - câu điểm Chú ý: Các đề khơng phép có nhiều câu điểm thuộc nhóm (A, B,…) B) Dữ liệu tập: Đề nghị thay đổi số liệu câu tập trước đề thi C) Thời gian làm thi: 90 phút Hướng dẫn cần thiết khác: ……………………………………………………………………………………………………… Ngân hàng câu hỏi thi này đã được thông qua môn và nhom cán giảng dạy học phần Hà Nội, ngày tháng năm 2019 Trưởng khoa TS Nguyễn Ngọc Minh Trưởng mơn Giảng viên chủ trì biên soạn Trương Cao Dũng ... phân cấp thiết kế hệ thống VLSI Câu hỏi 1.49(F): Hãy trình bày chiến lược phân chia đặn thiết kế hệ thống VLSI Câu hỏi 1.50(F): Hãy trình bày chiến lược mơ-đun hóa thiết kế hệ thống VLSI Câu hỏi... hóa thiết kế hệ thống VLSI Câu hỏi 1.52(F): Hãy nêu mức kiểm thử, ý nghĩa vai trò chúng Câu hỏi 1.53: Hãy so sánh ưu nhược điểm kiểu thiết kế (design styles) học Câu hỏi 1.54(G): Có loại hệ thống. .. Câu hỏi 1.28(B): Tại phải tuân thủ luật thiết kế? Có luật thiết kế nào? Câu hỏi 1.29(B): So sánh ưu nhược điểm luật thiết kế học Câu hỏi 1.30: Thơng số hóa q trình gì? Nêu ví dụ minh họa Câu