Nghiên cứu, xây dựng hệ thống thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DSP qua ứng dụng FPGA phục vụ nghiên cứu vật lý hạt nhân thực nghiệm

174 101 0
  • Loading ...
    Loading ...
    Loading ...

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

Tài liệu liên quan

Thông tin tài liệu

Ngày đăng: 06/03/2019, 07:48

BỘ GIÁO DỤC VÀ ĐÀO TẠO BỘ KHOA HỌC VÀ CÔNG NGHỆ VIỆN NĂNG LƯỢNG NGUYÊN TỬ VIỆT NAM ĐẶNG LÀNH NGHIÊN CỨU, XÂY DỰNG HỆ THIẾT BỊ THU NHẬN VÀ XỬ LÝ SỐ LIỆU DỰA TRÊN KỸ THUẬT DSP QUA ỨNG DỤNG FPGA PHỤC VỤ NGHIÊN CỨU VẬT LÝ HẠT NHÂN THỰC NGHIỆM LUẬN ÁN TIẾN SĨ VẬT LÝ ĐÀ LẠT, 2013 BỘ GIÁO DỤC VÀ ĐÀO TẠO BỘ KHOA HỌC VÀ CÔNG NGHỆ VIỆN NĂNG LƯỢNG NGUYÊN TỬ VIỆT NAM Đặng Lành NGHIÊN CỨU, XÂY DỰNG HỆ THIẾT BỊ THU NHẬN VÀ XỬ LÝ SỐ LIỆU DỰA TRÊN KỸ THUẬT DSP QUA ỨNG DỤNG FPGA PHỤC VỤ NGHIÊN CỨU VẬT LÝ HẠT NHÂN THỰC NGHIỆM Chuyên ngành: Vật lý Nguyên tử Mã số: 62.44.01.06 LUẬN ÁN TIẾN SĨ VẬT LÝ Người hướng dẫn khoa học: PGS TS Nguyễn Nhị Điền Đà Lạt, 2013 i LỜI CAM ĐOAN Tôi xin cam đoan cơng trình nghiên cứu chủ yếu thực hướng dẫn khoa học PGS TS Nguyễn Nhị Điền Bên cạnh đó, tơi nhận tham gia hỗ trợ đắc lực đồng nghiệp nhóm nghiên cứu Các số liệu thực nghiệm kết nghiên cứu nêu luận án chủ yếu tổng hợp từ công trình nghiên cứu đăng tải tạp chí, kỷ yếu hội nghị khoa họccông nghệ không chép từ cơng trình Tác giả ii LỜI CÁM ƠN Để hồn thành luận án tơi nhận giúp đỡ nhiều người Trước hết, tơi xin bày tỏ lòng biết ơn sâu sắc đến PGS TS Nguyễn Nhị Điền, Phó Viện trưởng Viện Năng lượng nguyên tử Việt Nam việc Thầy định hướng đề tài khoa học, bình duyệt kết nghiên cứu, tận tình hướng dẫn hết lòng giúp đỡ tơi suốt tiến trình thực luận án Xin chân thành cám ơn PGS TS Nguyễn Đức Hòa, Hiệu trưởng Trường Đại học Đà Lạt việc Thầy truyền đạt cho kiến thức, kinh nghiệm q báu hỗ trợ tơi q trình nghiên cứu Xin chân thành cám ơn TS Phạm Đình Khang, Giám đốc Trung tâm Đào tạo hạt nhân, Viện Năng lượng nguyên tử Việt Nam việc gợi ý nghiên cứu liên quan đến hướng phục vụ thực nghiệm vật lý hạt nhân, tạo điều kiện thuận lợi cho tơi q trình làm luận án Xin chân thành cám ơn TS Nguyễn Xuân Hải, Giám đốc Trung tâm Đào tạo, Viện Nghiên cứu hạt nhân việc bố trí thí nghiệm kênh thảo luận thú vị hệ phổ kế dùng ghi-đo xạ ion hóa Xin chân thành cám ơn: ThS-NCS Nguyễn An Sơn, Trường Đại học Đà Lạt nỗ lực đáng kể phối hợp công việc, hợp tác nghiên cứu; ThS-NCS Phạm Ngọc Sơn, KSC-NCS Phạm Ngọc Tuấn, ThS-NCS Trần Tuấn Anh, CN Tưởng Thị Thu Hường, Phòng Vật lý Điện tử hạt nhân hợp tác có hiệu cơng việc Xin trân trọng cám ơn Ban Lãnh đạo Viện Năng lượng nguyên tử Việt Nam, Ban Lãnh đạo Viện Nghiên cứu hạt nhân ủng hộ, động viên, tạo điều kiện để nghiên cứu sinh hoàn thành nhiệm vụ Xin cám ơn anh, chị Phòng Vật lý Điện tử hạt nhân, đồng nghiệp tham gia trực tiếp gián tiếp đề tài nghiên cứu khoa học-công nghệ liên quan đến luận án Nhân dịp này, xin gửi lời cám ơn chân thành tới bạn hữu xa, gần việc ln chia sẻ tình cảm giúp đỡ tơi lúc khó ngặt khả tâm tương Đà Lạt, ngày 26 tháng 12 năm 2013 Nghiên cứu sinh THE ABSTRACT OF DOCTORAL THESIS Author: Dang Lanh Supervisor: Assoc Prof Dr Nguyen Nhi Dien Title of the thesis: Studying on and the construction of DSP-based instruments via application of FPGA for experimental nuclear physics research Major: Atomic Physics Code: 62.44.01.06 Institution: Vietnam Atomic Energy Agency (VINATOM) THE CONTENT OF THE ABSTRACT The aim of the dissertation: The aim of the thesis is to study, design and fabricate some functional electronics modulars for radiation measurements and detection at the horizontal channels in DaLat research reactor by Digital Signal Processing (DSP) techniques via applications of Field Programmable Gate Arrays (FPGA) Objectives: The objectives of the thesis is to focus on exploitation of Very high speed integrated circuit Hardware Description Language (VHDL) with mathematical algorithms for creating an FPGA entity to an integrated product that has flexible processing capabilities and entirely controlled by software Research methods as follows: Moving Window Deconvolution (MWD) method for re-constructing the charge of any radiation event interacted detector environment; Signal processing method before the conditioning stage (APP) for making an adaption bridge between time-variant analog domain with Infinite Impluse Response (IIR) and time-invariant digital domain with Finite Impulse Response (FIR); Digital Pulse Processing (DPP) method using Low Pass Filter (LPF), High Pass Filter (HPF) and High Pass Deconvolver (HPD) to convert energy information into trapezoidal signals, Digital Base Line Restorer (BLR) to stabilize ++ spectra, Add-subtract units to detect peaks with pile-up rejection; Using Visual C and LabView to develop application procedures obtaining and control of data New contributions of the dissertation: 1) Research and application of Digital Pulse Processing (DPP) successfully, handling Analog Pulse Shape (ASP) from the radiation measurement detectors and quantizing signals through A/D conversion in development of digital instruments 2) Design, fabrication of functional electronics modulars based on DSP via FPGA for domestic demands 3) Development of the VHDL code to build MCAs in algorithms through ISE or Max+PlusII, and of the ++ application programs under Windows in the object-oriented language VC , LabView to acquire data Results of the dissertation: As to hardware, the thesis designed, constructed and gave a usage of the following instruments: FPGA-MCA8K, DSP-MCA1K, DSPMCA8K modulars All the instruments were capable of interfacing to PC via µC Related to self-executed software, the thesis developed digital procedures to digitize signals in FPGA entity via ISE-Xilinx, designed logic projects inside the FPGA with logic-logic linking method via Max+PlusII-Altera, created application programs named MCANRI and MCADSP for getting and processing data Conclusions: In the past, most of popular functional electronics modulars were normally based on traditional analog techniques, complicated and not convenient for use This dissertation deals with a new design of contemporary techniques based on FPGA devices via DSP with VHDL The outstanding advantage of DSP techniques and FPGA technology is capable of enhancement of the quality of the experimental measurements for nuclear radiation The digital instruments are established with FPGA devices One of the new development directions for building experimental systems of nuclear physics studies and applications of nuclear technology is utilization of FPGA and DSP techniques This direction meets effectively the more increasing requirements on the accuracy of ionizing radiation measurements Since that, a novel generation of spectrometry systems is compact on size, convenient in terms of connectivity and use The outstanding advantage of DSP techniques and FPGA technology is capable of enhancement of the quality of the experimental measurements for nuclear radiation, minimization of functional electronics modules as well as the economic investment Besides, an important element of the system based on DSP and FPGA is low power consumption to save energy that has a special meaning in large equipments With these advantages, the applied research via FPGA, DSP in design and fabrication of radiation measurement instruments for fundamental research in nuclear physics, especially about the study of nuclear structure and data on neutron beams at the Dalat reactor and on the charged particle beam accelerators for domestic needs is essential Post-Graduate MỤC LỤC LỜI CAM ĐOAN I LỜI CÁM ƠN II THE ABSTRACT OF DOCTORAL THESIS…………………………………… III MỤC LỤC V BẢNG CHỮ VIẾT TẮT X DANH MỤC HÌNH XV DANH MỤC BẢNG XIX MỞ ĐẦU CHƯƠNG VAI TRỊ CHỨC NĂNG CỦA DSP, FPGA VÀ THUẬT TỐN ĐỂ PHÁT TRIỂN, ỨNG DỤNG THIẾT BỊ ĐIỆN TỬ HẠT NHÂN TRONG GHIĐO BỨC XẠ 1.1 Tình hình nghiên cứu, ứng dụng ngồi nước 1.1.1 Tình hình nghiên cứu, ứng dụng nước 1.1.2 Tình hình nghiên cứu, ứng dụng nước 1.2 Vai trò chức DSP FPGA 1.2.1 Xử lý tín hiệu số (DSP) 1.2.2 Mảng phần tử logic có khả lập trình (FPGA) 1.2.2.1 Giới thiệu 1.2.2.2 Tích hợp chức FPGA 1.3 Ứng dụng DSP FPGA thiết bị điện tử 10 1.4 Phương pháp điện tử kỹ thuật số 11 1.4.1 Phương pháp khử tích chập cửa sổ động (MWD) thực thuật toán DSP 11 1.4.1.1 Giới thiệu 11 1.4.1.2 Tái cấu trúc điện tích kiện 12 1.4.2 Phương pháp thiết kế ghi-đo xử lý tín hiệu kỹ thuật DSP 17 1.4.2.1 Giới thiệu hệ phổ kế sở DSP 17 1.4.2.2 Các tầng điện tử 17 1.4.2.3 Cấu trúc tiền xử lý tương tự (APP) dạng tín hiệu 18 1.4.2.4 Hình thành xung 19 1.4.2.5 Mạch hồi phục đường (BLR) 21 1.4.2.6 Tác vụ chọn lựa xung 21 1.4.2.7 Khóa xóa phân biệt thời gian tăng 23 1.4.3 Mơ hình thuật tốn DSP dùng thiết kế ghi-đo xạ 24 1.4.3.1 Giới thiệu 24 1.4.3.2 Bộ tạo dạng xung số (DPS) hình thang 25 1.4.3.3 Nhận xét 27 1.4.4 Biến đổi A/D dựa phép khử tích chập cửa sổ động 27 1.4.4.1 Giới thiệu 27 1.4.4.2 Biến đổi A/D-Biểu diễn tương đương 27 1.4.5 Phương pháp liên kết cổng logic dùng FPGA Max+Plus II 29 1.5 Các xử lý xung kiểu số (DPP) hình thành xung tương tự (APS) Ưu điểm điện tử truyền thống điện tử số 31 1.5.1 Sơ đồ cấu trúc DPP APS 31 1.5.2 Ưu nhược kỹ thuật lọc số 33 1.5.2.1 Đáp ứng xung hữu hạn (FIR) 33 1.5.2.2 Hồi phục cạnh đỉnh phẳng khả nhập/xuất liệu MCA 33 1.6 Thuật toán xử lý số liệu thực nghiệm 35 1.6.1 Độ chuẩn xác đỉnh có phông 35 1.6.2 Độ phân giải lượng đỉnh hấp thụ tồn phần 37 1.6.3 Tính đường cong định chuẩn 37 1.6.4 Độ phi tuyến tích phân (INL) 37 1.6.5 Độ phi tuyến vi phân (DNL) 38 Tóm tắt chương 38 CHƯƠNG THIẾT KẾ, CHẾ TẠO CÁC KHỐI ĐIỆN TỬ CHỨC NĂNG CHO HỆ GHI-ĐO BỨC XẠ GAMMA VÀ NƠTRON 41 2.1 Thiết kế, chế tạo khối thiết bị dùng FPGA, DSP ghép PC 41 2.1.1 Thiết kế-chế tạo khối FPGA-MCA8K 41 2.1.1.1 Phương pháp ứng dụng sơ đồ tích hợp phận điện tử 41 vii 2.1.1.2 Bộ xử lý trung tâm (CPU) hoạt động khối FPGA-MCA8K 43 2.1.1.3 Đặc trưng kỹ thuật khối FPGA-MCA 8K chế tạo 44 2.1.2 Thiết kế-chế tạo khối DSP-MCA1K dùng FPGA nhờ VHDL 45 2.1.2.1 Sơ đồ tổng thể thiết kế 45 2.1.2.2 Các thành phần vi mạch thực thể 46 2.1.2.3 Hình thành nhớ kép (DPRAM) ROM nhờ ISE 47 2.1.2.4 Hình thành xử lý trung tâm (CPU) 48 2.1.2.5 Xây dựng máy phát xung tam giác/hình thang VHDL 49 2.1.2.6 Đặc trưng kỹ thuật thiết bị DSP-MCA1K 49 2.1.3 Thiết kế, chế tạo khối DSP-MCA8K dùng FPGA 50 2.1.3.1 Sơ đồ khối thiết bị DSP-MCA8K 50 2.1.3.2 Cấu trúc hệ thống khối thiết bị DSP-MCA8K 50 2.1.3.3 Tầng xử lý tương tự-số có sử dụng tiền lọc tương tự (APP) 52 2.1.3.4 Bộ khử tích chập mạch lọc cao qua (HPD) 53 2.1.3.5 Khối làm chậm trộn tín hiệu 54 2.1.3.6 Bộ lọc thấp qua (LPF) 55 2.1.3.7 Tầng phát đỉnh, logic điều khiển nhớ phổ 56 2.1.3.8 Tầng giao diện vi điều khiển EZ ghi/bộ nhớ 57 2.1.3.9 Các đặc trưng tham số kỹ thuật khối DSP-MCA8K 57 2.2 Đánh giá khả áp dụng khối điện tử chế tạo cấu hình đo hệ phổ kế trùng phùng 58 2.2.1 Một số cấu hình hệ đo trùng phùng γ-γ Viện NCHN 58 2.2.1.1 Cơ sở phương pháp thiết kế 59 2.2.1.2 Thiết kế nguyên tắc cho hệ trùng phùng số ghi “sự kiện-sự kiện” 59 2.2.2 Khả áp dụng số khối điện tử chế tạo cấu hình hệ đo trùng phùng 60 2.3 Thiết kế, chế tạo hệ ghi-đo nơtron qua vi điều khiển dòng EZ-USB 60 2.3.1 Các thành phần thiết bị 61 2.3.2 Thiết kế, chế tạo khối MCA8K dùng vi điều khiển EZ-USB 61 2.3.3 Lưu đồ thuật toán 62 2.3.4 Đặc trưng kỹ thuật hệ phổ kế ghi nơtron 63 2.4 Phát triển chương trình ứng dụng thu nhận liệu cho hệ ghi-đo gamma nơtron 64 ++ 2.4.1 Phát triển chương trình ứng dụng thu nhận liệu MCANRI VC 64 2.4.1.1 Lưu đồ thuật tốn giải thích lưu đồ 64 2.4.1.3 Chương trình lưu phổ 65 2.4.2 Phát triển chương trình ứng dụng liệu DSPMCA LabView 67 2.4.2.1 Hàm kết nối thiết bị 68 2.4.2.2 Các hàm điều khiển luồng liệu 69 2.4.2.3 Phần mềm ứng dụng điều khiển thiết bị 70 2.4.3 Phát triển chương trình vi điều khiển C Keil51 74 2.4.3.1 Chức chương trình vi điều khiển C Keil51 74 2.4.3.2 Lưu đồ thuật toán giải thích lưu đồ 75 Tóm tắt chương 75 CHƯƠNG KẾT QUẢ THỰC NGHIỆM VÀ THẢO LUẬN 77 3.1 Mục tiêu, đối tượng, vai trò thủ tục kiểm tra thiết bị 77 3.2 Các thiết bị hỗ trợ kiểm tra điều kiện tiến hành 78 3.3 Thí nghiệm kiểm tra tham số đặc trưng kỹ thuật thiết bị chế tạo 79 3.3.1 Kiểm tra số kênh khối thiết bị 79 3.3.2 Kiểm tra độ phi tuyến vi phân (DNL) 80 3.3.2.1 Độ phi tuyến vi phân khối FPGA-MCA8K (DNLFPGA-MCA8K) 80 3.3.2.2 Độ phi tuyến vi phân khối DSP-MCA8K (DNLDSP-MCA8K) 82 3.3.3 Kiểm tra độ phi tuyến tích phân (INL) 84 3.3.3.1 Độ phi tuyến tích phân khối FPGA-MCA8K (INLFPGA-MCA8K) 84 3.3.3.2 Độ phi tuyến tích phân khối DSP-MCA8K (INLDSP-MCA8K) 86 3.3.4 Kiểm tra độ chuẩn xác số đếm tần suất liệu vào-ra 87 3.3.4.1 Độ chuẩn xác số đếm tần suất liệu vào-ra khối FPGAMCA8K 87 3.3.4.2 Độ chuẩn xác số đếm tần suất liệu vào-ra khối DSPMCA8K 88 DI : in std_logic_vector (12 downto 0); data input TRAP_SCP: OUT std_logic_vector(12 downto 0) ); end LowPassFilter_logic_FC; architecture Behavioral of LowPassFilter_logic_FC is component Rect_trapz_shape_logic1 is PORT( clk: IN std_logic; ACLR: IN std_logic; TRAP_SCP: OUT std_logic_vector(15 downto 0)); end component; port map( clk, reset, Ls_WIDTH1, DI, DO_New, DO_L, DO_LG, DO_2LG); create_trapezoidal: Rect_trapz_shape_logic1 get_product: DIV164 port map ( clk, reset, TRAP_SCPB, L_WIDTH, Quot_data, open); end Behavioral; library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity LowPassFilter_logic_SC is port( clk : in std_logic; reset: in std_logic; L_WIDTH: in std_logic_vector (7 downto 0); RiseTime width; =8,16,32,64 G_WIDTH: in std_logic_vector (7 downto 0); Flattop width;=8,16 DI : in std_logic_vector (12 downto 0); TRAP_SCP: OUT std_logic_vector(12 downto 0) ); end LowPassFilter_logic_SC; architecture Behavioral of LowPassFilter_logic_SC is component delayline_slow_filter is port( clk : in std_logic; reset: in std_logic;); end component; component Rect_trapz_shape_logic is PORT( clk: IN std_logic; ACLR: IN std_logic; x1: IN std_logic_vector(12 downto 0); x2: IN std_logic_vector(12 downto 0); x3: IN std_logic_vector(12 downto 0); x4: IN std_logic_vector(12 downto 0); TRAP_SCP: OUT std_logic_vector(18 downto 0)); end component; component DIV1 is port ( end component; signal DO_New: std_logic_vector (12 downto 0); signal DO_L: std_logic_vector (12 downto 0); signal DO_LG: std_logic_vector (12 downto 0); signal DO_2LG: std_logic_vector (12 downto 0); port map(clk, reset, L_WIDTH1, G_WIDTH1, ); create_trapezoidal: Rect_trapz_shape_logic PORT MAP( clk, reset, DO_New, DO_L, DO_LG, DO_2LG, TRAP_SCPB); get_product: DIV1 port map(clk, reset, open); end Behavioral; library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; architecture Behavioral of pile_up_checker is component peak_center_finder is Port ( CLK : in STD_LOGIC; SFP_I : in STD_LOGIC; RFP_I : in STD_LOGIC; FF_I : in STD_LOGIC_VECTOR (11 downto 2); FTOP_O : out STD_LOGIC); end component; component Maximum_fast_peak_width_inspector is Port ( CLK : in STD_LOGIC; RFP_I : in STD_LOGIC; PE_I : in STD_LOGIC_VECTOR (7 downto 0); V20 MWID_O : out STD_LOGIC ='1'if pileup in fast filter channel); end component; component peak_capture_counter is Port ( res : in STD_LOGIC; CLK : in STD_LOGIC; L12_I : in STD_LOGIC; PG_I : in STD_LOGIC_VECTOR (7 downto 0);PEAK_FOUND : out STD_LOGIC; PSAMP : out STD_LOGIC ); end component; component Peak_baseline_value_latch is port (reset: in std_logic; CLK: in std_logic; sel: in std_logic; latch_ena: in std_logic; dataIn: in std_logic_vector(11 downto 0); peak_value: out std_logic_vector(11 downto 0); base_value: out std_logic_vector(11 downto 0) ); end component; signal FTOP_BUF : std_logic; signal MWID_BUF : std_logic; signal L12_BUF : std_logic; signal PSAMP_L : std_logic; signal BLFLGA : std_logic; begin BLFLG addra, addrb => addrb, clka => clka, clkb => clkb, dina => dina, dinb => dinb, douta => douta, doutb => doutb, ena => ena, wea => wea, web => web); end Behavioral; - Module Name: access_dpram_byEZUSB - Behavioral - library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity MCA_CPU_interface is PORT( wr:IN STD_LOGIC; Write signal, active:=0; output from controller rd:IN STD_LOGIC; Read signal, active:=0; output from controller Addr_Bus:IN STD_LOGIC_VECTOR(15 DOWNTO 0); 16 bits address bus; Addr_O_Bus: OUT STD_LOGIC_VECTOR(14 DOWNTO 0); select one among 32Kb memory data_bus: INOUT STD_LOGIC_VECTOR(7 DOWNTO 0); connect to EZUSB uC data bus REGISTERS_SEL: OUT STD_LOGIC; selected registers block for access ); end MCA_CPU_interface; architecture Behavioral of MCA_CPU_interface is component reg_addr_ctrl_bus is PORT( wr:IN STD_LOGIC; rd:IN STD_LOGIC; addrI15:IN STD_LOGIC; cs_EN: OUT STD_LOGIC; enable registers to access wr_EN: OUT STD_LOGIC enable to write registers with data on "data_wr_MEM" port ); end component; component dpram_addr_ctrl_bus is PORT( wr:IN STD_LOGIC; rd:IN STD_LOGIC; addr_I:IN STD_LOGIC_VECTOR(15 DOWNTO 0); Maddr_O: OUT STD_LOGIC_VECTOR(14 DOWNTO 0); Mwr_EN: OUT STD_LOGIC enable to write DPRAM ); end component; signal Rsel: std_logic; BEGIN REGISTERS_SEL SelectObject(pOldPen); void CMCANRIView::Draw(CDC *pDC) { CMCANRIDoc *pDoc = GetDocument(); ASSERT_VALID(pDoc); POINT p; pDC->DPtoLP(&rcClient); for(int k=0; kdata[k]>=Vscale)&&(m_InfoDlg.m_Option==0)) { Vscale=Vscale*2; OnDraw(pDC); } } int yo=(int)(-20); int xo=(int)(50); long my=ym+yo;//(long)(spacey*Vscale); long mx=xm-xo;// (long)(spacex*Hscale+xo); float spacex = (mx)/(float)Hscale; float spacey = my/(float)Vscale; for(int i=Low; idata[i]>Tally[i]) { p.x=(i-Low)*spacex+xo; p.y=(int) ((Vscale-Tally[i])*spacey); pDC>SetPixel(p,RGB(0,0,128)); Tally[i]=pDoc->data[i]; p.y=(int) ((Vscale-Tally[i])*spacey); pDC>SetPixel(p,RGB(255,255,0)); } } Cursor.y=(pDoc->data[Cursor.x]); pDC->SelectObject(pOldPen); } } void CMCANRIView::OnStart() { OffControl=TRUE; OnControl=FALSE; GetSystemTime(&STime); for(int j=0;jdata[Cursor.x]; OnDraw(&dc); Viewdata(); } void CMCANRIView::OnUnexpand() { int HscaleNew = Hscale+1; if(HscaleNew*2= 16384) { High = 16383; Hscale = HscaleNew -1; Low = High-Hscale; }else { if((Cursor.x - HscaleNew/2)0) { int Count=0; int Center=Cursor.x; int Left=0; int Right=0; int LeftCount, RightCount; int i,j; int FWHM_Count; float FWHM_L, FWHM_R; RoiInfo[RoiIndex].Net=0; RoiInfo[RoiIndex].Gross=0; Left= Cursor.x; Right=Cursor.x+MousePosition; For (j=Left-4;jdata[j]; RoiInfo[RoiIndex].Net=Count; FWHM_Count=(pDoc->data[Center]-(abs(pDoc->data[RightCount]-pDoc>data[LeftCount])/2))/2; for(i=Left; idata[i]data[i+1]>=FWHM_Count)) { FWHM_L=float(i)+(1.0/abs(pDoc->data[i+1]-pDoc>data[i]))*(FWHM_Count-pDoc->data[i]); } } for(i=Right; i>=Center; i ) FWHM_R=(m_En_Calibrate.FitPara[0]+FWHM_R*m_En_Calibrate.FitPara[1]+m_En_Calibrate F itPara[2]*FWHM_R*FWHM_R); FWHM_L=(m_En_Calibrate.FitPara[0]+FWHM_L*m_En_Calibrate.FitPara[1]+m_En_Calibrate.F i tPara[2]*FWHM_L*FWHM_L); RoiInfo[RoiIndex].FWHM=FWHM_R-FWHM_L; RoiIndex++; } MaxMouseMove=0; MousePosition=0; CFormView::OnLButtonUp(nFlags, point); } void CMCANRIView::OnCalEnergy() { if(m_En_Calibrate.DoModal()==IDOK) { EnCalibControl=TRUE; } } PHỤ LỤC E: HÌNH ẢNH THIẾT BỊ ĐÃ CHẾ TẠO Hình E1: Bản mạch FPGA-MCD8K Hình E2: Khối FPGA-ADC8K Hình E3: Khối DSP-MCA8K Hình F4: Ảnh chụp mặt trước sau mạch XC3S400-TB dùng để chế tạo khối DSP-MCA8K E Hình E5: Bản mạch DSP-Spartan-3 , Xilinx dùng để chế tạo khối DSP-MCA1K Hình E6: Hệ đếm nơtron ghép PC dùng vi điều khiển dòng PIC Hình E7: Hệ đếm nơtron ghép PC qua EZ-USB ... DỤC VÀ ĐÀO TẠO BỘ KHOA HỌC VÀ CÔNG NGHỆ VIỆN NĂNG LƯỢNG NGUYÊN TỬ VIỆT NAM Đặng Lành NGHIÊN CỨU, XÂY DỰNG HỆ THIẾT BỊ THU NHẬN VÀ XỬ LÝ SỐ LIỆU DỰA TRÊN KỸ THU T DSP QUA ỨNG DỤNG FPGA PHỤC VỤ NGHIÊN... nêu ứng dụng thu t toán xử lý xung số để nghiên cứu, thiết kế hệ phổ kế gamma qua ứng dụng FPGA phục vụ nghiên cứu vật lý hạt nhân 1.1.2 Tình hình nghiên cứu, ứng dụng nước Về hướng nghiên cứu. .. hóa hệ điện tử chuyên dụng chưa có thương mại hóa nhu cầu thực tế Vì lý trình bày trên, vấn đề Nghiên cứu, xây dựng hệ thiết bị thu nhận xử lý số liệu dựa kỹ thu t DSP qua ứng dụng FPGA phục vụ
- Xem thêm -

Xem thêm: Nghiên cứu, xây dựng hệ thống thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DSP qua ứng dụng FPGA phục vụ nghiên cứu vật lý hạt nhân thực nghiệm , Nghiên cứu, xây dựng hệ thống thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DSP qua ứng dụng FPGA phục vụ nghiên cứu vật lý hạt nhân thực nghiệm

Từ khóa liên quan