Đang tải... (xem toàn văn)
Báo cáo bài tập giữ kỳ môn ic số đại học bách khoa hà nội, có đầy đủ các bài chương 3,4 FPGA và bài tập giao trên lớp thầy cường................................................................................
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ - VIỂN THÔNG BÁO CÁO BÀI TẬP LỚN Thiết kế tổng hợp hệ thống số Đề tài: Bài tập thiết kế Giảng viên : TS Võ Lê Cường Họ và tên MSSV Đỡ Duy Khải 20142327 Nguyễn Hồi Sơn 20143827 Hà nội 11/2018 MỤC LỤC PHÂN CHIA CÔNG VIỆC - Sơn Khải: cả hai làm báo cáo phần cơng việc - Sơn: tập chương 3(FPGA), mô mạch đếm mạch cộng bit(bài tập đầu kì) - Khải: Các tập chương 4(FPGA) , mô mạch so sánh (bài tập đầu kì) - Các tập ví dụ mô tài liệu FPGA and HDL Chương 1: Bài tập sử dụng modelsim 1.1.Thiết kế mạch so sánh bit 1.1.1 So sánh mô hình cấu trúc: - u cầu : sử dụng mơ hình cấu trúc để thiết kế mạch so sánh Mục tiêu : sử dụng công logic đơn giản : Thiết kế ta vẽ bìa nơ cho đầu vào [1:0] A, [1:0]B INPUT A1 0 0 0 0 1 1 1 1 A0 0 0 1 1 0 0 1 1 B1 0 1 0 1 0 1 0 1 B0 1 1 1 1 A>B 0 0 0 1 0 1 OUTPUT A= B 0 0 0 0 0 0 AB) ?1:0; assign AltB = (A begin // > end $display("Running testbench"); end always #5 d=d+1; always #15 en=en+1; //always #10 load=load+1; always #20 up=up+1; always // optional sensitivity list // @(event1 or event2 or eventn) begin // code executes for every event on sensitivity list // insert code here > begin @eachvec; // > end end 62 endmodule Mô Phỏng 3.5 Thiết kế mạch mod-m-counter Code module mod_m_counter #( parameter N=4, // number of b i t s in c o u n t e r M=10 // mod-M ) ( input wire clk, reset, output wire max_tick, output wire [N-1:0] q ); reg [N-1:0] r_reg; 63 wire [N-1:0] r_next ; always @ ( posedge clk , posedge reset ) if (reset) r_reg