Bài giảng kỹ thuật điện tử số Nguyên lý thiết kế mạch dãy

48 512 3
Bài giảng kỹ thuật điện tử số   Nguyên lý thiết kế mạch dãy

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

Thông tin tài liệu

Nguyên lý thiết kế mạch dãy Nguyễn Quốc Cường – 3I Sequential logic design 2 Nội dung • Giới thiệu • Các phần tử hai trạng thái ổn ñịnh • Flip-Flops • Phân tích các máy trạng thái ñồng bộ bởi xung nhịp • Thiết kế các máy trạng thái ñồng bộ bởi xung nhịp Sequential logic design 3 Tài liệu tham khảo • Digital Design: Principles & Practices – John F Wakerly – Printice Hall Sequential logic design 4 Giới thiệu • M ạ ch logic dãy: – output 2 tín hiệu input tại thời ñiểm t n – output 2 cả vào tín hiệu input trong quá khứ • Ví d ụ : m ạ ch ñ i ề u khi ể n ch ọ n kênh TV s ử d ụ ng nút b ấ m channel–up và channel-down: – nếu trước ñó kênh ñang chọn là 9, nếu bấm channel-up thì kênh lựa chọn là 10 – nếu trước ñó kênh ñang chọn là 1, nếu bấm channel-up thì kênh lựa chọn là 2 – • Vi ệ c s ử d ụ ng b ả ng ñể mô t ả các output ph ụ thu ộ c vào t ổ h ợ p các inputs ñố i v ớ i các m ạ ch dãy là KHÔNG TH Ể Sequential logic design 5 Trạng thái • Trong mạch dãy sử dụng khái niệm trạng thái ñể mô tả: – Tr ạ ng thái c ủ a m ộ t m ạ ch dãy là t ậ p h ợ p các bi ế n tr ạ ng thái mà giá tr ị c ủ a nó t ạ i m ộ t th ờ i ñ i ể m ch ứ a ñầ y ñủ các thông tin c ầ n thi ế t trong quá kh ứ cho phép xác ñị nh các ho ạ t ñộ ng c ủ a m ạ ch trong t ươ ng lai – Trong m ạ ch logic các bi ế n tr ạ ng thái ch ỉ có hai giá tr ị 0 và 1. – S ố tr ạ ng thái c ủ a m ạ ch có n bi ế n tr ạ ng thái b ằ ng 2 n tr ạ ng thái Sequential logic design 6 Các phần tử 2 trạng thái ổn ñịnh Mạch có hai trạng thái ổn ñịnh: • Nếu Q = HIGH thì Q_L = LOW • Nếu Q = LOW thì Q_L = HIGH Sequential logic design 7 Phân tích tương tự • Xem xét ñiện áp V out và V in Giao của 2 ñồ thị tại 3 ñiểm ñó là các ñiểm cân bằng của mạch: • Hai ñiểm ổn ñịnh (ứng với các trạng thái Q = 0 hoặc Q = 1) • Một ñiểm metastable: tại ñó V out1 và V out2 có giá trị ñiện áp nằm giữa mức 1 và 0 Sequential logic design 8 Metastable • Thực tế thời gian mạch ở trạng thái metastable thường ngắn, lý do, chỉ cần một tác ñộng ñủ lớn của nhiễu sẽ kéo nó về một trong hai trạng thái stable Sequential logic design 9 Latch và Flip-Flops • Latch và Flip-flops là các ph ầ n t ử c ơ b ả n trong m ạ ch logic dãy • Flip-Flops: dùng ñể ch ỉ m ộ t thi ế t b ị logic dãy có kh ả n ă ng l ấ y m ẫ u tín hi ệ u ñầ u vào và thay ñổ i tín hi ệ u ñầ u ra t ạ i th ờ i ñ i ể m ñượ c xác ñị nh b ở i tín hi ệ u xung nh ị p • Latch: dùng ñể ch ỉ thi ế t b ị logic dãy có kh ả n ă ng quan sát tín hi ệ u inputs m ộ t cách liên t ụ c và có th ể thay ñổ i ñầ u ra c ủ a nó t ạ i b ấ t k ỳ th ờ i ñ i ể m nào mà không ph ụ thu ộ c vào tín hi ệ u xung nh ị p • Tuy nhiên th ườ ng 2 khái ni ệ m này có th ể s ử d ụ ng nh ư nhau Sequential logic design 10 S-R Latch (Flip-flops) S-R flip-flop: (set-reset) R = 1, S = 0  Q = 0 (reset) S=1, R=0  Q = 1(set) QN : thường là ñầu bù của Q, trong các tài liệu còn ñược ký hiệu Q_L hay Nếu R = 0, S = 0 thì mạch giống như một phần tử bistable Tuy nhiên trong trng hp S=R=1 thì Q = QN = 0 Sequential logic design 11 không ñoán ñược trước giá trị của Q và QN khi cả R và S thay ñổi giá trị tại cùng thời ñiểm Sequential logic design 12 Ký hiệu Sequential logic design 13 Trong công nghệ CMOS và TTL các cổng NAND thường ñược sử dụng hơn là cổng NOR Sequential logic design 14 S – R latch với Enable • S-R và :output thay ñổi phụ thuộc vào R và S input • S-R latch với Enable: output thay ñổi phụ thuộc vào R và S chỉ với ñiều kiện tín hiệu Enable tích cực Sequential logic design 15 Sequential logic design 16 D latch (D flip-flops) Sequential logic design 17 • D latch: giống S-R latch với R là ñảo của S: – Tránh ñượ c tr ườ ng h ợ p S=R=1 trong S-R latch • Với C = 1 (tích cực): – D = 1  Q = 1, QN = 0 – D = 0  Q = 0, QN = 1 • D latch vẫn gặp phải vấn ñề về metastable khi D và C thay ñổi ñồng thời • Tín hiệu C (Control) còn ñược ký hiệu như là E (Enable), Clk (Clock) hay G (Gate) Sequential logic design 18 Nếu D thay ñổi trong khoảng thời gian t setup và t hold thì D latch có thể rơi vào trạng thái metastable hoặc không xác ñịnh Sequential logic design 19 D Flip-flop tác ñộng theo sườn lên D flip-flop tác ñộng theo sườn lên : sử dụng 2 D latch: • D latch ñầu tiên ñược gọi là master: •CLK = 0  latch mở •CLK = 1  latch ñóng •D latch thứ hai ñược gọi là slave: • mở trong suốt thời gian CLK = 1, tuy nhiên giá trị của nó chỉ thay ñổi tại thời ñiểm bắt ñầu khi CLK thay ñổi từ 01 do master ñã ñóng và không thay ñổi trong khoảng thời gian CLK = 1 Sequential logic design 20 [...]... logic design 0s catching • 1s catching: t i sư n xu ng c a xung C: – J = 0, K = 1 thư ng Q = 0 và QN = 1 – nhng Q = 1, QN = 0, lý do là có m t xung J = 1 t n t i khi C = 1 • 0s catching: t i sư n xu ng c a xung C: – J = 1, K = 0 thư ng Q = 1 và QN = 0 – nhng Q = 0 và QN =1, lý do có m t xung K = 1 t n t i khi C = 1 • ð J-K flip-flop ho t ñ ng ñúng yêu c u J và K không thay ñ i trong su t quá trình... tr ng thái ñ ng b b i xung nh p • ð hi u phân tích máy tr ng thái (statemachine), trư c tiên xem xét “clokedsynchronous state machine”: 38 37 – state machine: máy tr ng thái, t ng quát cho m ch logic dãy – clocked: các ph n t thay ñ i tr ng thái theo tín hi u ñi u khi n – synchronous: các ph n t thay ñ i tr ng thái b i cùng m t tín hi u clock Sequential logic design C u trúc c a máy tr ng thái (Mealy... hàm c a: – các bi n current state – các bi n input • F và G là các m ch logic t h p Sequential logic design • Các flip-flop có th s d ng: 40 – D flip-flop – J-K flip-flop – Tuy nhiên khi thi t k m ch dãy thì D flip-flop tác ñ ng theo sư n hay ñư c s d ng vì vi c thi t k m ch logic ngày nay s d ng ch y u là các IC logic l p trình ñư c (ñư c ch t o có s n các D flip-flop) • Output ph thu c c vào current... tên c a state Các state liên k t b i các mũi tên ch chi u chuy n tr ng thái và ñi u ki n chuy n Sequential logic design các bư c phân tích chi ti t Sequential logic design 51 52 Transistion table Ví d (bài t p v nhà) Sequential logic design • excitation equation • excitation equation Sequential logic design 53 54 • output equation Sequential logic design • Bi u ñ tr ng thái Sequential logic design state/output... Sequential logic design • Bi u th c kích thích • Bi u th c chuy n tr ng thái • Bi u th c output Sequential logic design 59 60 Sequential logic design Sequential logic design 62 61 Các bư c thi t k m ch logic dãy ñ ng b Sequential logic design Ví d Bi u di n d ng tín hi u theo th i gian Sequential logic design 63 64 Phân tích yêu c u • zk b ng 1 n u: – Ak = 0 và Ak-1 = 0 ho c – Ak = 1 và Ak-1 = 1 ho c – B =1 . Nguyên lý thiết kế mạch dãy Nguyễn Quốc Cường – 3I Sequential logic design 2 Nội dung • Giới thiệu • Các phần tử hai trạng thái ổn ñịnh • Flip-Flops •. ñố i v ớ i các m ạ ch dãy là KHÔNG TH Ể Sequential logic design 5 Trạng thái • Trong mạch dãy sử dụng khái niệm trạng thái ñể mô tả: – Tr ạ ng thái c ủ a m ộ t m ạ ch dãy là t ậ p h ợ p các. tử hai trạng thái ổn ñịnh • Flip-Flops • Phân tích các máy trạng thái ñồng bộ bởi xung nhịp • Thiết kế các máy trạng thái ñồng bộ bởi xung nhịp Sequential logic design 3 Tài liệu tham khảo • Digital

Ngày đăng: 10/11/2014, 23:21

Từ khóa liên quan

Tài liệu cùng người dùng

  • Đang cập nhật ...

Tài liệu liên quan