ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC KHOA HỌC TỰ NHIÊN KHOA VẬT LÝ BỘ MÔN ĐIỆN TỬ - VIỄN THÔNG    KHÓA LUẬN TỐT NGHIỆP ĐẠI HỌC Đề tài : NGHIÊN CỨU PHƯƠNG PHÁP THIẾT KẾ VI MẠCH TÍCH HỢP HƯỚNG ỨNG DỤNG Giảng viên hướng dẫn : ThS Lê Đức Hùng KS Trần Quốc Hân KS Hoàng Ngọc Vũ Sinh viên thực hiện : Trần Trung Hiếu MSSV : 0213078 TP HỒ CHÍ MINH 07/2006 LỜI CẢM ƠN Trong suốt bốn năm học ở giảng đường của Đại Học Khoa Học Tự Nhiên ( ĐHQG TP.HCM ) là khoảng thời gian quý báu, giúp em tích lũy kiến thức và kinh nghiệm trong quá trình học tập nhằm giúp ích cho công việc của em sau này. Để đạt được kết quả như ngày hôm nay : Con xin gửi lời cảm ơn đến Ba Mẹ và những người thân trong gia đình đã luôn động viên, khuyến khích để con có thể vượt qua những khó khăn, thử thách trong suốt quá trình học tập. Em xin chân thành tri ân các Thầy Cô trong bộ môn Điện Tử - Viễn Thông đã tận tình chỉ dạy và hướng dẫn em trong suốt quá trình học tập và thực hiện đề tài. Em xin gửi lời cảm ơn sâu sắc đến Thầy Lê Đức Hùng, người đã nhiệt tình hướng dẫn, chỉ bảo em trong suốt quá trình thực hiện luận văn tốt nghiệp. Em xin chân thành cảm ơn anh Hoàng Ngọc Vũ, anh Nguyễn Quyết Thắng, anh Trần Quốc Hân, anh Nguyễn Duy Mạnh Thi cùng các anh chị trong nhóm SoC của Công ty SDS đã nhiệt tình hướng dẫn, giúp đỡ em trong quá trình thực hiện đề tài. Cuối cùng xin gửi lời cảm ơn đến bạn bè tôi những người đã luôn ủng hộ, động viên, khuyến khích tôi trên suốt quãng đường học tập và thực hiện đề tài tốt nghiệp. Sinh viên TRẦN TRUNG HIẾU LỜI NÓI ĐẦU Công nghệ vi điện tử những năm gần đây đã có sự phát triển mạnh mẽ và đạt được nhiều thành tựu đáng kể. Nó trở thành nền tảng cho các công nghệ ứng dụng viễn thông, công nghệ máy tính và các thiết bị dùng trong đời sống. Đây là một lĩnh vực mới đầy triển vọng và nhiều thách thức, việc nghiên cứu hướng đi này là thật sự cần thiết. Để tiếp cận công nghệ mới này em chọn thực hiện đề tài “Nghiên cứu phương pháp thiết kế vi mạch tích hợp hướng ứng dụng”. Phương pháp thiết kế vi mạch cho phép tích hợp toàn bộ hệ thống trên một Chip đơn duy nhất. Ngày nay với sự hỗ trợ của các phần mềm máy tính tinh vi – EDA/CAD, công việc thiết kế bằng cách vẽ lược đồ kỹ thuật ( Schematic ) cho thiết kế không còn nữa. Do đó giai đoạn thiết kế được cải thiện đáng kể đáp ứng được yêu cầu ngày càng cao về tốc độ, độ phức tạp và khả năng tích hợp trên Chip. Nội dung luận văn đề cập đến các vấn đề sau : • Tìm hiểu quy trình thiết kế SoC. • Nghiên cứu phương pháp Tổng hợp Logic ( Logic Synthesis ). • Thực hiện phương pháp Tổng hợp Logic trên Testchip B2FSTC003. Luận văn tốt nghiệp mong muốn đem lại cho người đọc những khái niệm, hiểu biết một cách tổng quát nhất về công nghệ đầy triển vọng này. Nghiên cứu phương pháp thiết kế vi mạch tích hợp hướng ứng dụng MỤC LỤC SVTH : Trần Trung Hiếu Chương 1 – Quy trình thiết kế SoC CHƯƠNG 1 : QUY TRÌNH THIẾT KẾ SoC ( SoC FLOW ) System on chip ( SoC ) là tổ hợp của nhiều thiết kế cho phép chạy ứng dụng trên một Chip đơn duy nhất. SoC trở thành một trong những nhánh quan trọng trong ngành công nghiệp bán dẫn những năm gần đây cho phép thiết kế có mức độ tích hợp đạt đến hàng triệu cổng logic. Quy trình thiết kế SoC gồm hai giai đoạn thiết kế : giai đoạn thiết kế Front End và giai đoạn thiết kế Back End. Giai đoạn thiết kế Front End thực hiện việc xây dựng thiết kế về mặt luận lý như viết mã, mô phỏng kiểm tra, thiết đặt các ràng buộc, phân tích thời gian v.v Giai đoạn thiết kế Back End thực hiện việc chuyển mô tả thiết kế từ mặt luận lý ở giai đoạn thiết kế Front End sang mô tả vật lý thiết kế bằng cách đặt các Cell, đi dây kết nối các Cell, kiểm tra thời gian thực v.v… SVTH : Trần Trung Hiếu 1 Chương 1 – Quy trình thiết kế SoC Hình 1.1 – Quy trình thiết kế SoC SVTH : Trần Trung Hiếu Functional Specification Functional Specification Define Architecture Define Architecture RTL Coding RTL Coding Dynamic Verification Dynamic Verification Synthesis & Scan Insertion Synthesis & Scan Insertion Pre-Layout STA Pre-Layout STA Formal Verification Formal Verification Tape out Tape out Place and Route Place and Route Check Function Check Function Equivalenc e Equivalenc e Check Timing Check Timing Pass Fail Pass Fail Pass Fail Post-Layout STA Post-Layout STA Check Timing Check Timing Pass Fail 2 Chương 1 – Quy trình thiết kế SoC 1.1 GIAI ĐOẠN THIẾT KẾ FRONT END 1.1.1 Functional Specification Chip ra đời xuất phát từ những ứng dụng thực tế, người thiết kế từ mục đích của ứng dụng và ý tưởng phải phác thảo ra bảng mô tả chi tiết thông số kỹ thuật cũng như những tính năng mà thiết kế cần đạt được. Bảng thông số kỹ thuật cho biết những đặc điểm của thiết kế như tần số hoạt động, điều kiện điện áp, nhiệt độ và các mối quan hệ định thời trong thiết kế. 1.1.2 Define Architecture Từ bảng mô tả chi tiết thông số kỹ thuật của thiết kế, người thiết kế sẽ phác họa sơ đồ khối cho thiết kế bao gồm nhiều khối Logic kết nối với nhau, mỗi khối Logic thực hiện một chức năng nhất định trong thiết kế. Hình 1.2 – Functional Specification và Define Architecture 1.1.3 RTL Coding Sau khi có sơ đồ khối của thiết kế với các khối Logic kết nối với nhau, người thiết kế sẽ tiến hành viết mã RTL cho từng khối Logic đó. Viết mã RTL là giai đoạn quan trọng, viết mã RTL ngoài việc đảm bảo đúng chức năng Logic còn phải thỏa mãn phần cứng yêu cầu trong thiết kế ( Flip Flop, Latch, Mux … ). SVTH : Trần Trung Hiếu Sơ đồ khối luận lý Sơ đồ khối luận lý Thông số vật lý Thông số vật lý Functional Specification Functional Specification Ứng dụng Ứng dụng 3 Chương 1 – Quy trình thiết kế SoC 1.1.4 Dynamic Verification Sau giai đoạn viết mã RTL thiết kế sẽ được mô phỏng động bằng cách đưa các tín hiệu vào và nhận tín hiệu ra sau khi mô phỏng. Vì chức năng thiết kế là hoàn toàn xác định trước nên ứng với một tín hiệu ngõ vào xác định người thiết kế có thể biết được ngõ ra mong muốn, so sánh tín hiệu ngõ ra với tín hiệu ngõ ra mong muốn để kiểm tra mã RTL có thỏa chức năng của thiết kế hay không. Nếu chưa thỏa phải kiểm tra lại mã RTL. Việc kiểm tra này không quan tâm đến thông số thời gian, định thời của thiết kế, chỉ thuần túy về mặt chức năng. Chương trình viết để đưa tín hiệu ngõ vào và nhận tín hiệu ngõ ra mong muốn được gọi là Testbench. Testbench cũng được viết bằng ngôn ngữ mô tả phần cứng để giao tiếp với thiết kế cần mô phỏng. Hình 1.3 – Dynamic Verification 1.1.5 Synthesis and Scan Insertion Sau khi đã đảm bảo về chức năng của thiết kế, thiết kế sẽ được chuyển qua giai đoạn Synthesis và Scan Insertion. Synthesis là quá trình dùng phần mềm để biên dịch mã RTL sang Gate- level Netlist bằng cách kết hợp với các ràng buộc về điều kiện môi trường, ràng buộc thời gian để tương tác với phần mềm nhằm mục đích chọn ra các Cell trong thư viện thỏa các điều kiện ràng buộc của thiết kế. Trong quá trình này phần mềm SVTH : Trần Trung Hiếu Mã RTL Mã RTL Testbench Testbench Report, Waveform Report, Waveform RTL Simulation RTL Simulation 4 Chương 1 – Quy trình thiết kế SoC sẽ cố gắng tối ưu để thỏa các điều kiện ràng buộc. Phần mềm của Synopsys thường được sử dụng là Design Compiler ( viết tắt là DC ). Những thiết kế ngày nay bao gồm cả thiết kế cho việc kiểm tra lỗi Silicon của quá trình sản xuất, kỹ thuật này gọi là Design For Test ( DFT ). Một trong những phương pháp của kỹ thuật DFT là Scan Insertion, phương pháp này sẽ tạo nên trong thiết kế những cấu trúc dùng riêng cho việc kiểm tra lỗi Silicon. Hình 1.4 – Synthesis and Scan Insertion 1.1.6 STA ( Static Timing Analysis ) Thiết kế sau khi được Synthesis phải đảm bảo đúng về mặt chức năng, thỏa mãn các thông số vật lý và phải hoạt động ở một tốc độ nhất định, đây chính là tốc độ yêu cầu của thiết kế. STA là giai đoạn phân tích về mặt thời gian của thiết kế sau khi Synthesis, phần mềm sử dụng là Prime Time cho phép phân tích độ trì hoãn qua các đường truyền tín hiệu trong thiết kế. Kết quả phân tích sẽ là các báo cáo, người thiết kế dựa vào các bảng báo cáo này để xem tốc độ hoạt động của thiết kế có đạt yêu cầu hay không. Trong thực tế quá trình STA được lặp đi lặp lại nhiều lần với Synthesis cho đến khi các yêu cầu về thời gian của thiết kế được thỏa mãn. SVTH : Trần Trung Hiếu Synthesis and Scan Insertion Mô tả RTL Mô tả RTL Thư viện Cell Thư viện Cell Các điều kiện ràng buộc Các điều kiện ràng buộc Gate Level Netlist Gate Level Netlist Synthesis and Scan Insertion Synthesis and Scan Insertion 5 Chương 1 – Quy trình thiết kế SoC STA gồm hai giai đoạn : pre-layout STA và post-layout STA. Giai đoạn pre-layout STA đảm bảo thiết kế thỏa mãn các yêu cầu về thời gian sau quá trình Synthesis. Giai đoạn post-layout STA đảm bảo thiết kế vẫn thỏa về thời gian sau khi Back End thiết đặt các giá trị thực về R, C của các Cell và các dây nối. 1.1.7 Formal Verification Formal Verification là giai đoạn nhằm đảm bảo tính chính xác về mặt chức năng của thiết kế, không xem xét đến thông số định thời và thông số vật lý của thiết kế. Không giống như Dynamic Verification, Formal Verification không đưa các tín hiệu cụ thể vào để kiểm tra mà thực hiện các phương pháp toán học để so sánh nhằm đảm bảo Gate-level Netlist của thiết kế sau khi Synthesis vẫn đảm bảo đúng chức năng so với mã RTL ban đầu. Hình 1.5 – Formal Verification Nếu kết quả sau giai đoạn Formal Verification vẫn đảm bảo đúng chức năng so với mã RTL ban đẩu thì chuyển sang giai đoạn thiết kế Back End. Ngược lại thì kiểm tra lại quá trình Synthesis. 1.2 GIAI ĐOẠN THIẾT KẾ BACK END 1.2.1 Place and Route Place and Route là quá trình đặt các Cell và kết nối dây dựa trên kết nối về mặt Logic giữa các Cell trong Gate-level Netlist. Sau khi hoàn tất việc đặt các Cell và kết nối dây sẽ tiến hành giai đoạn post-layout STA và post-layout simulation để đảm bảo Netlist với các giá trị thực về R, C của các Cell và dây nối vẫn thỏa chức SVTH : Trần Trung Hiếu RTL RTL Gate Level Netlist Gate Level Netlist Report Report Formal Verification Formal Verification 6 [...]... hợp, thiết kế sẽ được mô phỏng lại và kết quả của quá trình mô phỏng sẽ được so sánh với kết quả mô phỏng của thiết kế hành vi Mỗi thiết kế đều có các yêu cầu về thông số, chức năng của thiết kế ( specification ) Phương pháp Tổng hợp Logic sẽ dựa vào RTL Coding đã được SVTH : Trần Trung Hiếu 18 Chương 3 – Phương pháp Tổng hợp Logic vi t, các điều kiện ràng buộc của thiết kế ( constraints ) và thư vi n... hợp Logic được tiến hành Người thiết kế sử dụng giao diện đồ họa hay giao diện dòng lệnh để vi t mô tả HDL ở cấp độ hành vi ( behavioral model ), thiết kế hành vi không chứa những tham chiếu đến các Logic Cell trong thư vi n Sau khi hoàn thành mô tả thiết kế ở mức độ hành vi cần dùng công cụ Tổng hợp Logic ( software ) và thư vi n chứa các Logic Cell ( target library ) để thực hiện quá trình Tổng hợp. .. cho thiết kế có thể chia thành hai phần chính : • Ràng buộc về tốc độ : đảm bảo sao cho thiết kế hoạt động đúng chức năng ở tốc độ càng nhanh càng tốt • Ràng buộc về diện tích : đảm bảo cho thiết kế chiếm diện tích càng nhỏ càng tốt Phương pháp Tổng hợp Logic là kết hợp giữa các phần : - Chuyển từ RTL Coding sang cấp Gate-level ( translation ) - Tối ưu hóa thiết kế ( optimization ) - Vẽ thiết kế (... của thiết kế như là chức năng, tần số, nhiệt độ, điện thế, các ngõ vào ra … SVTH : Trần Trung Hiếu 21 Chương 3 – Phương pháp Tổng hợp Logic 3.2.2 Define Architecture Từ bảng thông số kỹ thuật của thiết kế người thiết kế sẽ thực hiện giai đoạn chia thiết kế thành những khối Logic nhỏ để thuận tiện cho vi c vi t Code cho thiết kế Mỗi khối Logic thực hiện một chức năng nhất định trong thiết kế 3.2.3 RTL... Trung Hiếu 23 Chương 3 – Phương pháp Tổng hợp Logic 3.3.3 THƯ VI N DESIGNWARE Thư vi n DesignWare chứa một số khối thiết kế sẵn như bộ cộng, bộ so sánh v.v… nhằm mục đích sử dụng lại ở những thiết kế khác Tất cả những thư vi n trên được sử dụng trong quá trình Synthesis đều là các thư vi n Logic Các thư vi n vật lý ( Physical Library ) được sử dụng trong giai đoạn Back End Thư vi n vật lý sẽ mô tả đặc... thuật Thiết kế phải tuân theo giá trị ràng buộc của thư vi n Thông thường ta tuân theo các giá trị ràng buộc mặc định của thư vi n Tuy nhiên, người thiết kế cũng có thể thay đổi các giá trị ràng buộc cho thiết kế nếu thật sự cần thiết Người thiết kế không thể tự bỏ đi những giá trị ràng buộc được định nghĩa trong thư vi n kỹ thuật vì nó cần thiết cho thiết kế nhưng có thể giới hạn lại cho phù hợp yêu... phần cứng phát triển giúp cho vi c thiết kế Chip nhẹ nhàng hơn, nó có thể mô tả được các cấu trúc kỹ thuật của Chip cần thiết kế Trình biên dịch có thể hiểu được các cấu trúc kỹ thuật khi đọc mã RTL tương ứng Sơ đồ khối luận lý Ngôn ngữ mô tả phần cứng Verilog hay VHDL RTL Coding Hình 2.1 – Vi t mã RTL 2.2 TẦM QUAN TRỌNG CỦA VI T MÃ RTL Vi t mã RTL là giai đoạn quan trọng trong thiết kế Chip, vi t mã... Constraints Thiết đặt các giá trị ràng buộc cho thiết kế bao gồm các ràng buộc về thời gian, vào ra, những ràng buộc ngoại lệ cho thiết kế nếu có nhằm mục đích tương tác với phần mềm Tổng hợp Logic để thực hiện vi c tối ưu hóa thiết kế 3.2.6 Compile Design Sau khi thiết đặt các giá trị về điều kiện hoạt động cho thiết kế cũng như những ràng buộc và dựa vào Cell Library, phần mềm Tổng hợp Logic sẽ tiến hành vi c... ở Top Level sẽ được áp dụng trên tất cả các sub-module Design Compiler sẽ bỏ qua tất cả các Wire Load Model của các sub-module Sử dụng Wire Load Model ở mode top tương ứng với vi c thiết kế sẽ được Flatten toàn bộ khi Place and Route SVTH : Trần Trung Hiếu 26 Chương 3 – Phương pháp Tổng hợp Logic Hình 3.7 – Mode Top Nếu thiết đặt Wire Load Model cho thiết kế là mode Top thì vi c ước lượng độ dài dây... nối như là thông tin lớp kim loại, điện áp Cell, kích thước Cell… 3.4 THIẾT ĐẶT CÁC ĐIỀU KIỆN MÔI TRƯỜNG CHO THIẾT KẾ Trước khi thiết kế được tối ưu hóa, người thiết kế phải thiết đặt các điều kiện môi trường mong muốn thiết kế có thể hoạt động được Người thiết kế định nghĩa môi trường thông qua các hai thông số chính thường được sử dụng : Operating Conditions, Wire Load Model 3.4.1 OPERATING CONDITIONS . nghệ mới này em chọn thực hiện đề tài Nghiên cứu phương pháp thiết kế vi mạch tích hợp hướng ứng dụng . Phương pháp thiết kế vi mạch cho phép tích hợp toàn bộ hệ thống trên một Chip đơn. NHIÊN KHOA VẬT LÝ BỘ MÔN ĐIỆN TỬ - VI N THÔNG    KHÓA LUẬN TỐT NGHIỆP ĐẠI HỌC Đề tài : NGHIÊN CỨU PHƯƠNG PHÁP THIẾT KẾ VI MẠCH TÍCH HỢP HƯỚNG ỨNG DỤNG Giảng vi n hướng dẫn : ThS Lê Đức Hùng KS. phương pháp thiết kế vi mạch tích hợp hướng ứng dụng MỤC LỤC SVTH : Trần Trung Hiếu Chương 1 – Quy trình thiết kế SoC CHƯƠNG 1 : QUY TRÌNH THIẾT KẾ SoC ( SoC FLOW ) System on chip ( SoC ) là tổ hợp