Bài Giảng Kỹ Thuật Số Chương 3 GV: Nguyễn Trọng Hải Trang 45 CHƯƠNG 3. MẠCH LOGIC TỔ HỢP 3.1. GIỚI THIỆU Chương 2 đã khảo sát các phép toán của tất cả các cổng logic và việc sử dụng đại số Boolean để mô tả và phân tích các mạch kết hợp từ các cổng logic. Các mạch này được gọi là mạch logic tổ hợp, vì mức logic ngõ ra chỉ phụ thuộc vào tổ hợp logic ngõ vào hiện tại. Một mạch tổ hợp thì không có đặc tính nhớ Các phương pháp tối thiểu hóa thường được sử dụng trong thiết kế số là: • Sử dụng các đònh lý của đại số Boolean • Các kỹ thuật dùng bìa (Karnaugh, Quine Mc. Cluskey) Mơ hình mạch tổ hợp với n đầu vào và m đầu ra 3.2. THIẾT KẾ MẠCH LOGIC TỔ HỢP 3.2.1. Các bước thiết kế mạch logic tổ hợp • Ứng với mỗi tổ hợp ngõ vào, đặt các mức logic ngõ ra theo yêu cầu thiết kế, tất cả các khả năng ngõ ra của một mạch logic có thể được biểu diễn thông qua bảng sự thật. • Từ bảng sự thật suy ra biểu thức Boolean cho mạch cần thiết kế • Rút gọn biểu thức Boolean • Chuyển biểu thức Boolean thành mạch tổ hợp Ví dụ, Thiết kế một mạch logic 3 ngõ vào, A, B, C với yêu cầu: ngõ ra sẽ ở mức cao khi có ít nhất 2 ngõ vào ở mức cao Giải. Bước 1. Thiết lập một bảng sự thật, có tất cả 8 khả năng đối với ngõ vào. Dựa vào yêu cầu bài toán, ngõ ra sẽ ở mức 1 khi có 2 hay 3 ngõ vào ở mức 1, các trường hợp còn lại ngõ ra ở mức 0. MẠCH TỔ HỢP X 1 X 2 X n Y 1 Y 2 Y m Bài Giảng Kỹ Thuật Số Chương 3 GV: Nguyễn Trọng Hải Trang 46 A B C X Minterm 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 BCA. CBA CAB ABC Bước 2. Viết biểu thức ngõ ra dưới dạng minterm (cho mỗi trường hợp X=1) X = A.BC + ABC + ABC + ABC Bước 3. Có thể viết lại X=ABC+ABC+ABC+ABC+ABC+ABC Nhóm các số hạng lại với nhau X=BC(A+A)+AC(B+B)+AB(C+C)=BC+AC+AB Bước 4. Biểu thức ngõ ra được thực hiện như sau: Hình (a) Hình (b) Người ta cũng co thể biến đổi biểu thức trên thành x=C(B + A) + AB, và mạch logic được thực hiện như hình (b) Mạch (b) có phần đơn giản hơn vì chỉ sử dụng các cổng 2 ngõ vào thay vì phải sử dụng cổng OR 3 ngõ vào như mạch (a). Trên thực tế người thiết kế vẫn chọn mạch (a) bởi vì nhiều lý do, một trong những lý do là tín hiệu ngõ vào A, B ở mạch (b) phải qua 3 cổng logic trước khi được đưa ra ngõ ra. Điều này có thể ảnh hưởng rất lớn trong một hệ thống số tốc độ cao. Ví dụ, Thiết kế một mạch logic 4 ngõ vào, A, B, C, D (trong đó A ứng với MSB, và D ứng với LSB) với yêu cầu ngõ ra sẽ ở mức cao khi giá trò thập phân của các ngõ vào ABCD > 6 10 74LS08 B C A X 74LS08 1 74LS08 B A X C Bài Giảng Kỹ Thuật Số Chương 3 GV: Nguyễn Trọng Hải Trang 47 3.2.2. Một số điểm quan trọng khi thực hiện thiết kế cuối cùng Trong các ví dụ về thiết kế trên, các mạch được thực hiện thông qua các cổng AND và OR, trong đó một hay nhiều cổng AND lái một cổng OR do việc biểu diễn hàm dưới dạng minterm. Khi biểu diễn hàm dưới dạng minterm ta có thể dễ dàng chuyển đổi các cổng logic thành một cổng NAND duy nhất (lưu ý xem lại phần chuyển đổi đã khảo sát ở chương 2), bởi vì cổng NAND là cổng logic có đáp ứng nhanh nhất trong họ logic TTL, đây là một đặc tính quan trọng cần phải lưu ý. Ví dụ, biến đổi mạch của 2 ví dụ trên dùng cổng NAND 3.3. KỸ THUẬT CỰC TIỂU QUINE-Mc CLUSKEY Các hệ thống số hiện đại được thiết kế bằng cách sử dụng các thiết bò logic phức tạp, do đó đòi hỏi một kỹ thuật tối hiểu hóa hàm logic với sự hỗ trợ của máy tính thay vì làm bằng tay với các yêu cầu: • Có khả năng xử lý một số lớn các biến • Không phụ thuộc vào khả năng của người dùng trong việc nhận biết các phần tử nguyên tố • Đảm bảo biểu thức được cực tiểu hóa • Phù hợp cho giải pháp bằng máy tính Phương pháp: Bước 1. Chuyển hàm về dạng minterm Bước 2. Sắp xếp các số hạng minterm của hàm theo từng nhóm có chung số bit 1 Bước 3. Áp dụng định lý A +A =1 cho 2 minterm chỉ sai khác nhau 1 bit 1. Lặp lại cho đến khi nhóm xong các minterm Bước 4. Quan sát bảng các ngun tố cơ bản được rút gọn, xác định cột chỉ chứa một minterm Bước 5. Viết hàm dưới dạng tổng chuẩn rút gọn của các minterm đó Ví dụ. Rút gọn hàm Boolean sau dùng phương pháp Quin McCluskey ABCD Y= (0,1,2,3,5,7,8,9,11,14) ∑ 74LS08 B C A X B C A X Bài Giảng Kỹ Thuật Số Chương 3 GV: Nguyễn Trọng Hải Trang 48 Bước 2. Các biến Nhóm (số bit 1) Minterm A B C D 1 1 2 8 0 0 1 0 0 0 0 1 0 1 0 0 2 3 5 9 0 0 1 0 1 0 1 0 0 1 1 1 3 7 11 14 0 1 1 1 0 1 1 1 1 1 1 0 Bước 3. Nhóm các minterm chỉ sai khác 1 bit Các biến Nhóm Minterm A B C D 1 0,1 0,2 0,8 0 0 - 0 0 0 0 - 0 - 0 0 2 1,3 1,5 1,9 2,3 8,9 0 0 - 0 1 0 - 0 0 0 - 0 0 1 0 1 1 1 - - 3 3,7 3,11 5,7 9,11 0 - 0 1 - 0 1 0 1 1 - - 1 1 1 1 4 14 1 1 1 0 Lặp lại bước 3, tiếp tục nhóm các minterm chỉ sai khác 1 bit Các biến Nhóm Minterm A B C D Nguyên tố cơ bản 1 0,1,2,3 0,1,8,9 0 - 0 0 - 0 - - A B BC 2 1,3,5,7 1,3,9,11 0 - - 0 - - 1 1 A D BD 3 14 1 1 1 0 A BCD Bước 4. Quan sát các nguyên tố và tìm các cột chỉ chứa một gạch chéo (ký hiệu ⊗) Bài Giảng Kỹ Thuật Số Chương 3 GV: Nguyễn Trọng Hải Trang 49 Các minterm Các nguyên tố Các số thập phân 0 1 2 3 5 7 8 9 11 14 A BCD 14 ⊗ A B 0,1,2,3 X X ⊗ X BC 0,1,8,9 X X ⊗ X A D 1,3,5,7 X X ⊗ ⊗ BD 1,3,9,11 X X X ⊗ Thấy rằng, tất cả các nguyên tố đều có ⊗, đây là các minterm đã cực tiểu hóa, vậy hàm cuối cùng là Y= A BCD + A B +BC+ A D +BD Ví dụ. Rút gọn hàm Boolean sau dùng phương pháp Quin McCluskey ABCD Y= (2,4,5,6,10,12,13,14) ∏ 3.4. THIẾT KẾ MẠCH KHƠNG SỬ DỤNG BẢNG SỰ THẬT Một số bài toán thiết kế đôi khi có thể giải quyết trực tiếp mà không qua các bước thiết kế trên, đối với những bài toán này đòi hỏi phải hiểu rõ những phép toán logic, các cổng logic và các tính chất của cổng logic. Xét một vài ví dụ sau đây 3.4.1. Mạch so sánh số nhị phân 2 bit Bài tốn Thiết kế mạch sao cho ngõ ra sẽ ở mức cao khi x 1 x 0 = y 1 y 0 Giải. Có thể giải bài toán bằng cách lập bảng sự thật rồi rút gọn hàm Tuy nhiên, nếu ta xét đến đặc điểm của phép toán tương đương hay cổng XNOR (ngõ ra sẽ ở mức cao nếu 2 ngõ vào bằng nhau) ta sẽ thấy vấn đề cần giải quyết sẽ đơn giản hơn nhiều. x 1 x 0 y 1 y 0 z 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 Mạch so sánh x 1 x 0 y 1 y 0 z Bài Giảng Kỹ Thuật Số Chương 3 GV: Nguyễn Trọng Hải Trang 50 Cốt lõi của bài toán là so sánh x 0 với y 0 và x 1 với y 1 , ta sẽ có mạch như sau: 3.4.2. Mạch tạo và kiểm tra chẵn lẻ Khi truyền dữ liệu từ máy phát sang máy thu, có nhiều cách để kiểm tra lỗi trong khi truyền, một trong những cách đơn giản nhất là thêm 1 bit vào dữ liệu được truyền đi, bit đó gọi là bit chẵn lẻ (parity bit). Parity bit có hai giá trò 0 hay 1 tùy thuộc vào số bit 1 có trong nhóm mã. có hai phương pháp tạo bit parity. Phương pháp parity chẵn Giá trò của bit parity được chọn sao cho tổng các chữ số 1 trong nhóm mã là số chẵn. Nếu số bit 1 trong nhóm mã là lẻ thì bit parity thêm vào là 1 Nếu số bit 1 trong nhóm mã là chẵn thì bit parity thêm vào là 0 Ví dụ mã ASCII của chữ C là 1000011, nhóm mã này có 3 bit 1 vì vậy sẽ đặt thêm parity bit là 1 để sao cho nhóm mã tạo ra có số bit 1 là chẵn (4 bit 1) 1 1 0 0 0 0 1 1 mã ASCII của chữ A là 1000001, bit parity thêm vào sẽ là bit 0 (01000001) Mạch tạo Parity chẵn dựa trên phương pháp so sánh số bit 1 Ngõ ra cổng XOR ở mức cao khi số bit 1 ở ngõ vào là lẻ Ta có thể thiết kế mạch dùng bảng sự thật và kết quả cũng giống như trên 74LS08 X1 X0 Y1 Y0 Z Bit parity thêm vào D3 D2 D1 D0 Parity (P) To Receiver Bài Giảng Kỹ Thuật Số Chương 3 GV: Nguyễn Trọng Hải Trang 51 Phương pháp Parity lẻ Giá trò của bit parity được chọn sao cho tổng các chữ số 1 trong nhóm mã là số lẻ. Nếu số bit 1 trong nhóm mã là lẻ thì bit parity thêm vào là 0 Nếu số bit 1 trong nhóm mã là chẵn thì bit parity thêm vào là 1 Ví dụ mã ASCII của chữ C là 1000011, nhóm mã này có 3 bit 1 vì vậy sẽ đặt thêm parity bit là 0 để sao cho nhóm mã tạo ra có số bit 1 là lẻ 0 1 0 0 0 0 1 1 mã ASCII của chữ A là 1000001, bit parity thêm vào sẽ là bit 1 (11000001) Mạch kiểm tra chẵn lẻ Mạch kiểm tra chẵn tương tự như mạch phát parity chẵn, cũng dựa trên nguyên lý của cổng XOR, ngõ ra sẽ ở mức cao nếu các ngõ vào có số bit 1 là chẵn. Nghóa là khi ngõ ra ở mức 1: không có lỗi, khi ngõ ra ở mức 0: có lỗi trong khi truyền. Mạch như hình sau Mạch chỉ kiểm tra các bit gốc có bò lỗi hay không chứ không biết được bit nào lỗi trong trường hợp phát hiện được lỗi 3.4.3. Mạch cho phép/cấm Mỗi cổng logic cơ bản có thể được sử dụng để điều khiển cho phép hoặc không cho phép các tín hiệu đi qua cổng đó. Ở đây ta sử dụng một ngõ vào làm chân điều khiển cho phép hoặc cấm, ngõ còn lại cấp tín hiệu Bit parity thêm vào P D3 D2 D1 D0 Error (E) 1=error 0=no error Control Tra ï ng thái cấm (đóng cổng) Cổng logic Control Trạng thái cho phép (mở cổng) Cổng logic Khơng thay đổi trạng thái Bài Giảng Kỹ Thuật Số Chương 3 GV: Nguyễn Trọng Hải Trang 52 Ví dụ, Thiết kế mạch logic cho phép tín hiệu đi qua chỉ khi hai ngõ điều khiển B và C đều ở mức cao, các trường hợp còn lại ngõ ra ở mức thấp Giải. Ví dụ Thiết kế mạch logic cho phép tín hiệu đi qua chỉ khi 2 ngõ vào điều khiển có mức logic khác nhau. Ví dụ, Thiết kế mạch logic với tín hiệu ngõ vào tại A, điều khiển tại B, ngõ ra X và Y như sau: Khi B=1 ngõ ra X = A, Y = 0 Khi B=0 ngõ ra X = 0, Y= A 74LS11 A B C X Bài Giảng Kỹ Thuật Số Chương 3 3.5. MẠCH GIẢI MÃ (Decoder) Là mạch logic giải mã N-bit nhò phân ngõ vào thành M đường ngõ ra, chỉ duy nhất một đường ngõ ra ở mức tích cực ứng với một tổ hợp N-bit ngõ vào. Gọi bộ giải mã là bộ phát hiện mã Một số mạch giải mã không sử dụng hết tất cả các khả năng của ngõ vào, vì vậy ứng với tổ hợp ngõ vào không sử dụng thì khi thiết kế không có ngõ ra nào tích cực A N-1 A 2 A 1 A 0 O M-1 O 2 O 1 O 0 Decoder N input M output 3.5.1. Mạch giải mã 3 sang 8 Mạch có 3 ngõ vào và 8 ngõ ra, còn được gọi là mạch giải mã nhò phân sang octal (binary to octal decoder), với ngõ ra tích cực mức 1, có bảng sự thật như sau Bảng sự thật C B A Q 0 Q 1 Q 2 Q 3 Q 4 Q 5 Q 6 Q 7 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 Q 0 = A.B.C C (MSB) B A (LSB) Q 0 = C.B.A Q 1 = A.B.C Q 1 = C.B.A Q 2 = AB.C Q 3 = BA.C Q 2 = C.BA Q 4 = A.BC Q 3 = C.BA Q 5 = A.BC Q 6 = A.CB Q 4 = CB.A Q 7 = CBA Q 5 = CB.A Trường hợp ngõ ra tích cực mức 0 làm tương tự Q 6 = CB.A Q 7 = CBA Trang 53 Bài Giảng Kỹ Thuật Số Chương 3 3.5.2. Ngõ vào cho phép Đa số các bộ giải mã đều có một hoặc nhiều ngõ vào cho phép để điều khiển hoạt động của bộ giải mã. Ví dụ, xét bộ giải mã ở trên, kết nối mỗi cổng AND ngõ ra với chân điều khiển cho phép chung ENABLE. Khi ENABLE=1, cho phép cổng AND hoạt động bình thường ở chế độ giải mã, khi ENABLE ở mức thấp ngõ ra của các cổng AND được đặt ở mức 0, nghóa là mạch cho phép giải mã ứng với ngõ ENABLE=1 và không cho phép ứng với ENABLE=0 3.5.3. Giải mã 3 sang 8 dùng IC74LS138 G 2A G 2B G 1 Output 0 1 x x 0 x 1 x 1 x x 0 Ngõ ra tích cực theo mã của A 2 A 1 A 0 Không giải mã, ngõ ra ở mức cao Không giải mã, ngõ ra ở mức cao Không giải mã, ngõ ra ở mức cao Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 G2B G2A G1 C B A 74LS138 74LS11 2 Y 1 Y 0 Y 2A G 3 Y 4 Y 5 Y Y 6 7 Y A 1 A 0 (LSB) (MSB) A 2 2B G G 1 Ví dụ Xác đònh ngõ ra nào của 74LS138 tích cực ứng với các ngõ vào như sau: G 2A = 0; G 2B = G 1 =1 ; A 2 = A 1 = 1 ; A 0 = 0 G 2A = G 2B = 0 ; G 1 =1 ; A 2 = 0 ; A 1 = A 0 = 1 Trang 54 [...]... Trang 71 Bài Giảng Kỹ Thuật Số Chương 3 kế 1 mạch logic với ngõ ra mức HIGH khi 2 cơng tắc hay nhiều hơn cùng đóng +5V SW1 SW2 SW3 SW4 +5V +5V +5V Logic circuit X 3.9 Hình sau thể hiện mạch nhân hai số nhị phân 2 bit x1x0 và y1y0, ngõ ra là số nhị phân z3z2z1z0 tương đương với tích đại số của 2 số ngõ vào Hãy thiết kế mạch logic cho mạch nhân X1 Z3 MSB X0 Z2 Multiplier circuit Y1 Z1 Z0 LSB Y0 3.1 0 Một... Từ 2 IC 74184, thiết kế mạch đổi một số BCD 2 chữ bố sang 7bit nhò phân 3.1 0.6 Mạch chuyển đổi nhò phân sang BCD Các đầu vào nhị phân 6 bit b0 b1 b2 b3 b4 b5 A0 A B C D E G Y1 Y2 Y3 Y4 Y5 Y6 74185 GV: Nguyễn Trọng Hải Trang 70 B0 C0 D0 A1 B1 C1 Các đầu ra BCD Bài Giảng Kỹ Thuật Số Chương 3 Bài tập chương 3 3.1 Đơn giản mạch sau dùng đại số Boolean M N O X 3.2 Thiết kế mạch điện logic tương ứng với bảng... 0 0 1 1 1 1 3.3 Thiết kế mạch điện logic có 3 ngõ vào A, B và C.Ngõ ra ở mức HIGH chỉ khi có 2 ngõ vào là mức LOW 3.4 Một số nhị phân 4 bit được ký hiệu là A3A2A1A0, với A0 là bit LSB, thiết kế mạch logic mà ngõ ra ở mức HIGH khi các số nhị phân lớn hơn 0010 và nhỏ hơn 1000 3.5 Thực thi mạch điện ở bài 3.3 dùng tất cả là cổng NAND 3.6 Thực thi mạch điện ở bài 3.4 dùng tất cả là cổng NAND 3.7 Một bộ... nhận xét các biến logic chứa trong các phương trình đó (xem như một bài tập) 3.1 0.4 Mạch cộng BCD Đối với mạch cộng BCD, nếu đầu ra tổng không phải là số BCD thì kết quả phải được cộng thêm 6 BCD BCD A B A3 A2A1A0 B3 B2B1B0 Cin C4 S3 S2S1S0 A3 A2A1A0 B3 B2B1B0 Cin C4 S3 S2S1S0 BCD thứ hai GV: Nguyễn Trọng Hải Trang 68 BCD thứ nhất Bài Giảng Kỹ Thuật Số Chương 3 3.1 0 MẠCH CHUYỂN MÃ Mạch chuyển đổi mã... Thiết kế mạch cộng toàn phần từ mạch cộng bán phần Ví dụ, Thiết kế mạch cộng hai số nhò phân 4 bit (a3a2a1a0 + b3b2b1b0 =S4S3S2S1S0 ) từ mạch cộng bán phần và toàn phần IC cộng tồn phần Cin Cout B S A 74LS183 Cộng tồn phần 1 bit A4 Cout A3 S4 A2 A1 S3 B4 B3 S2 B2 B1 Cin S1 74LS83 Cộng tồn phần 4 bit GV: Nguyễn Trọng Hải Trang 67 Bài Giảng Kỹ Thuật Số 3.1 0.3 Chương 3 Mạch cộng nhìn trước số nhớ Ở mạch cộng... truyền cuối cùng 3.8 MẠCH PHÂN KÊNH (DEMULTIPLEXERS) DeMux Enable Select s EN s SEL O0 Data Intput s O1 On-1 s s s s `On-1 s Trang 65 O1 s Data intput Selector GV: Nguyễn Trọng Hải O0 Bài Giảng Kỹ Thuật Số Chương 3 Mạch phân kênh ngược lại với mạch chọn kênh DeMUX có một ngõ vào và nhiều ngõ ra Ngõ vào điều khiển chọn (select) sẽ xác đònh ngõ ra mà ngõ vào sẽ được truyền đến 3.8 .1 Mạch phân kênh 1... D E F G LT BI LE 4511 LCD 40hz Blackblane 3.5 .7 Giải mã BCD sang 10 dùng IC74LS42 Cách thiết kế mạch giải mã BCD sang thập phân thì tương tự như cách thiết kế mạch 3 sang 8 (xem như một bài tập về nhà) IC giải mã BCD sang thập phân: 74LS42 bảng sự thật tra phần phụ lục Y0 Y1 Y2 B Y3 Y4 C Y5 Y6 D Y7 Y8 Y9 A 74LS42 Trang 58 Bài Giảng Kỹ Thuật Số 3.6 Chương 3 MẠCH MÃ HÓA (ENCODER) Ngược với quá trình... tạo các hàm logic phần này sẽ đề cập đến một số ứng dụng, một số còn lại sẽ được xét đến ở các chương sau Mạch tạo hàm logic Ví dụï Thực hiện bảng sự thật sau sử dụng multiplexer C 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 Z 0 1 1 0 0 0 0 1 Các biến ngõ vào G C B A D7D6D5D4D3D2D1D0 74LS151 Y=Z Z=A.B.C+ABC+ABC Z=A.B.C+ABC+ABC GV: Nguyễn Trọng Hải HI Trang 63 W Bài Giảng Kỹ Thuật Số Chương 3.. . Y7 74LS138 Trang 66 Shift Register Counter Bài Giảng Kỹ Thuật Số Chương 3 3.8 .3 Mạch chọn xung clock Có rất nhiều ứng dụng dựa vào nguyên lý DeMUX Sau đây sử dụng 74LS138 làm bộ chọn clock 3.9 MẠCH SỐ HỌC 3.1 0.1 Mạch cộng bán phần A 0 0 1 1 B 0 1 0 1 S 0 1 1 0 COUT 0 0 0 1 A S A B B COUT S Cout S=AB+AB COUT = AB 3.1 0.2 CIN 0 0 0 0 1 1 1 1 Mạch cộng toàn phần A 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 S 0 1... nhau được hiển thò lên trên màn hình có số LED hiển thò là giới hạn GV: Nguyễn Trọng Hải Trang 64 Bài Giảng Kỹ Thuật Số Chương 3 Mục đích của kỹ thuật Multiplex là đề chia sẻ thời gian hiển thò giữa hai hay nhiều bộ đếm, và điều quan trọng hơn nữa là tiết kiệm được năng lượng, bởi vì một lượng lớn các bộ giải mã và LED hiển thò sẽ tiêu tốn một dòng lớn Tuy nhiên kỹ thuật này cũng có nhược điểm là nội dung . Bài Giảng Kỹ Thuật Số Chương 3 GV: Nguyễn Trọng Hải Trang 45 CHƯƠNG 3. MẠCH LOGIC TỔ HỢP 3. 1. GIỚI THIỆU Chương 2 đã khảo sát các phép toán của tất cả các cổng logic và việc. Cluskey) Mơ hình mạch tổ hợp với n đầu vào và m đầu ra 3. 2. THIẾT KẾ MẠCH LOGIC TỔ HỢP 3. 2.1. Các bước thiết kế mạch logic tổ hợp • Ứng với mỗi tổ hợp ngõ vào, đặt các mức logic ngõ ra. số Boolean để mô tả và phân tích các mạch kết hợp từ các cổng logic. Các mạch này được gọi là mạch logic tổ hợp, vì mức logic ngõ ra chỉ phụ thuộc vào tổ hợp logic ngõ vào hiện tại. Một mạch