Đang tải... (xem toàn văn)
Học VHDL qua các ví dụ
Dr. Le Dung Hanoi University of Science and Technology THIẾT KẾ SỐ VỚI VHDL QUA CÁC VÍ DỤ NỘI DUNG Dr. Le Dung Hanoi University of Science and Technology • GIỚI THIỆU CHUNG VỀ THIẾT KẾ SỐ VỚI VHDL • TỔNG QUAN VỀ NGÔN NGỮ VHDL • LIBRARY DECLARATION • ENTITY DECLARATION • ARCHITECTURES • CONFIGURATION Dr. Le Dung Hanoi University of Science and Technology DANH SÁCH CÁC VÍ DỤ • VÍ DỤ 1 : Bộ cộng Half-Adder • VÍ DỤ 2: Bộ so sánh 3 bits • VÍ DỤ 3: FSMD - ISA bus interface design • VÍ DỤ 4: Bộ MUX21 (Thiết kế 1, 2 , 3) • VÍ DỤ 5: Testbench cho MUX21 • VÍ DỤ 6: Mạch so sánh 2 số 8 bits • VÍ DỤ 7: Mảng AND 4 bits • VÍ DỤ 8: XOR3_Gate kiến trúc DATAFLOW • ……. GIỚI THIỆU CHUNG VỀ THIẾT KẾ SỐ VỚI VHDL Dr. Le Dung Hanoi University of Science and Technology • Các mức thiết kế trừu tượng (Levels of Abstraction) • Chu trình thiết kế số trên ASIC & FPGA với VHDL • Công cụ phần mềm thiết kế với VHDL Dr. Le Dung Hanoi University of Science and Technology CÁC MỨC THIẾT KẾT TRỪU TƯỢNG - Levels of Abstraction in IC design - Physic layout level Behavioural level Register Transfer level (RTL) Gate level F a b y y = f(a,b) Design Compilation Process Dr. Le Dung Hanoi University of Science and Technology CHU TRÌNH THIẾT KẾ SỐ TRÊN ASIC & FPGA Requirements Simulate RTL Model Gate-level Model Synthesize Simulate Test Bench ASIC or FPGA Place & Route Timing Model Simulate Design Compilation Process Dr. Le Dung Hanoi University of Science and Technology CHU TRÌNH THIẾT KẾ VỚI VHDL Mô phỏng mã VHDL Viết mã VHDL cho từng khối (Block) Viết mã VHDL cho bàn kiểm tra (Testbench) Phân tích hệ thống và phân chia khối (Block) Tổng hợp logic (netlists & gate structure) Mô phỏng ở mức cổng (gate level) Tổng hợp trên vi mạch (floor planning, place, route, timing, implement) Behavioural level RT level Gate level Physic layout level chiếm 70% thời gian thiết kế Design Compilation Process Dr. Le Dung Hanoi University of Science and Technology CÔNG CỤ PHẦN MỀM THIẾT KẾ VỚI VHDL • Aldec Active HDL • Mentor Graphics ModelSim • Synplicity Synplify Pro • ModelSim Xilinx • Xilinx XST • Xilinx ISE • Xilinx WebPACK • Altera Quartus II • ModelSim Altera • Altera Quartus II Web Edition • GMU ATHENa • DirectVHDL Green Mountain EDA TOOLS Dr. Le Dung Hanoi University of Science and Technology VÍ DỤ: PHẦN MỀM QUARTUS II 9.0 Dr. Le Dung Hanoi University of Science and Technology CHU TRÌNH THIẾT KẾ TRÊN QUARTUS II 9.0 [...]... Science and Technology VÍ DỤ 4: BỘ MUX21 Thiết kế 2 : Entities tạo cổng INV, AND2i, OR2i cho Top-level Entity Dr Le Dung Hanoi University of Science and Technology VÍ DỤ 4: BỘ MUX21 Thiết kế 2 Hierachy, RTL viewer , Techology Mapping viewer RTL Viewer (Nestlist) Technology Mapping Viewer Dr Le Dung Hanoi University of Science and Technology VÍ DỤ 4: BỘ MUX21 Thiết kế 3 : Top-level Entity + 2 Architectures... và 1 số Entities tạo cổng INV, AND2i, OR2i và thêm AND3i Top-level entry (thiết kế 2) thêm đoạn mã VHDL sau : Dùng AND3i Dùng AND2i Dr Le Dung Hanoi University of Science and Technology VÍ DỤ 4: BỘ MUX21 Thiết kế 3 : thêm Entity AND3i để dùng cho configuration Dr Le Dung Hanoi University of Science and Technology TESTBENCH A VHDL ‘test bench’ can be considered to be the top level of a design It instantiates... Gán tín hiệu (signal assignment) bằng ký hiệu ngoặc nhọn và dấu bằng “” • Định danh có thể gồm các chữ cái (A-Z,a-z), số (0-9) và dấu gạch chân (_), phải bắt đầu bằng chữ cái Định danh là duy nhất trong Entity và Architecture Dr Le Dung Hanoi University of Science and Technology MỘT SỐ MỞ RỘNG TRONG VHDL9 3 Dr Le Dung Hanoi University... CONF; Dr Le Dung Hanoi University of Science and Technology MÃ VHDL CƠ BẢN CỦA ENTITY Configuration Dr Le Dung Hanoi University of Science and Technology VÍ DỤ 4: BỘ MUX21 Thiết kế 1 : 1 Entity + 1 Architecture Schematic A Y B S Technology mapping viewer Dr Le Dung RTL Viewer Hanoi University of Science and Technology VÍ DỤ 4: BỘ MUX21 Thiết kế 2 : Top-level Entity + 2 Architectures và 1 số Entities tạo... Technology CÁC TỪ KHÓA CỦA VHDL Dr Le Dung Hanoi University of Science and Technology CÁC QUI ƯỚC CƠ BẢN CỦA VHDL • Không phân biệt chữ hoa chữ thường (case insensitive) • Chú thích (comment) được đặt sau 2 ký tự gạch ngang “ ” và tính cho đến cuối dòng Có thể bắt đầu từ bất kỳ vị trí nào • Một phát biểu (statement) có thể được triển khai trên nhiều dòng và luôn kết thúc bằng dấu chấm phẩy “;” • ... halfadder.vhd (thường cùng tên với Entity và có đuôi là vhd) Dr Le Dung Hanoi University of Science and Technology ENTITY & ARCHITECTURES design entity entity declaration architecture 1 - File extension for a VHDL file is vhd - Name of the file should be the same as the entity name Design Entity - most basic building block of a design One entity can have 3 styles of architecture architecture 2 Dataflow Behavioral...GIAO DIỆN QUARTUS II 9.0 Dr Le Dung Hanoi University of Science and Technology TỔNG QUAN VỀ NGÔN NGỮ VHDL • KEYWORDs, STATEMENTs, IDENTIFIERs • ENTITY và một số khái niệm cơ bản • CẤU TRÚC CƠ BẢN CỦA MỘT ENTITY + Library declarations + Entity + Architecture + Configuration • TESTBENCH Dr Le Dung Hanoi... IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity controller is end controller; architecture fsm of controller is end struct; ISA bus interface ( FSM + Datapath ) VHDL structural modeling library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use work.all; entity ISA is end ISA; architecture struct of ISA is component... http://esd.cs.ucr.edu/ labs/tutorial/ISA.vhd Hanoi University of Science and Technology VÍ DỤ 3: FSMD - ISA bus interface Dr Le Dung Hanoi University of Science and Technology ENTITY VÀ MỘT SỐ KHÁI NIỆM CƠ BẢN DESIGN (VHDL) ENTITY BL1 TOP-LEVEL ENTITY COMPONENT C1 ENTITY BL2 ENTITY BL3 COMPONENT C2 COMPONENT C2 COMPONENT C3 LIBRARY.PACKAGE COMPONENT C4 COMPONENT C4 Dr Le Dung Hanoi University of Science and Technology